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1、通过DFM实现设计技术与工艺节点的对等演进随着半导体行业向45nm及更精微节点迈进，制造技术面临着来自间距、迁移率、变异 漏电流和可靠性等多方面越来越大的挑战。为使半导体线路图能连续以具成本效益的方式 前行，设计技术为提供对等演进(equivalent scali ng)”正承担庞大压力。设计技术确实也在提供“对等演进”。传统上，“经典”的演进/微缩指的是随着每次工艺节点 的进步，物理尺寸都相应缩小，但并没对所用的基础材料作任何改变。看一看半导体国际 技术路线图(ITRS )就可发觉，这种类型的缩放在180n m“碰了壁”一对所要求的技术没有现 成的解决方案。当传统微缩无能为力时，摩尔定律揭示
2、的性能、密度和成本的运行轨迹借助对等演进连续 着，也确实是在不要求工艺技术作任何创新的前提下，要紧通过降低功耗或加大密度的新 设计技术来进行。通过利用对等演进，设计技术可“分担”翻越半导体线路图这堵墙的负担。 的确，设计技术有望从目前的硅工艺技术中 “榨取”前所未有的庞大价值。那剩下的还有哪些问题呢？保守地说，其中有一半涉及到工艺节点的功耗问题，另有 1/3 个属于节点对应的面积问题，以及一些节点的性能价值问题。毫无疑问，这是重新进行研 发和投资工具能得到高回报的所在。工艺数据不是灵丹妙药。在 180nm 及更先进工艺，制造要求相当直白，并包含在诸如每 层的宽度和间距等设计规则中。只要遵守这些
3、规则，设计师就能够对这些芯片实现预期性 能方面放心。但随着每一新工艺节点的产生，设计规则已变得愈加纷繁复杂，甚至互相冲 突。目前，设计师面临着令人束手无策的摩尔定律断言：在越来越厚的设计规则手册中 (通常 不加任何说明的)一套完全语境依靠(context-dependent)”的举荐规则的大爆炸。无晶圆半 导体公司一直呼吁有详尽的工艺信息以关心分析和补偿工艺复杂性和变异性。但代工厂一直不情愿公布这一高度敏锐和隐秘的信息， 既有出于竞争的考虑，还因为这 种数据可能改变代工厂-无晶圆半导体公司合约的本质。想一想若代工厂必须签约遵守能 对设计进行优化的准确工艺统计，将会是如何样一种情形！更坏的情形，
4、尖端(bleedi ng-edge)工艺模型在设计完成前，可能就已陈旧；另外，面向早期模型的设计优化 可能在成熟工艺中实际上有害。不同的关注点近期，代工厂作出了妥协，以加密的形式提供某些工艺模型数据。但此举带来新的两难境 地：设计师现能接触工艺信息，但他们用这些信息做什么？由对随机掺杂波动引发的调制 电压(Vt)变异做出的统计或化学机械研磨模型又该如何阻碍设计师执行综合、布局和布线 的方式？现实地上，可不能如此。另外，不必定成为工艺专家的设计师有足够的事令他们 忧心忡忡。我们不能期望芯片设计师和工艺工程师能转眼就成为这两个领域的通才 另外，是否值 得如此做尚不一定。存在于设计和制造间的不同关注
5、是一种事实，即使在集成器件制造商 中也是如此，且它依旧代工厂-无晶圆公司模式得以坚持的关键。可制造性设计随着我们迈向65nm,参数故障一也即芯片没能满足功耗和时序要求成为制约良率的 要紧因素。参数良率损耗在 45nm 及更精微节点连续变得益发重要。在这种背景下，可制 造性设计(DFM )有许多机会来衔接设计和工艺，并提供高价值的对等演进。借助往常的“几何DFM”或“以形状为中心DFM”工具在制造性和良率方面取得的成功体会 已被焙炼为经典的良率改进(yield ramp)方法论。现在，“电子DFM”方案以其两位数的参 数良率增益提供前所未有的最大潜能。优化方案如图1所示，电子 DFM 是关于优化
6、设计师和产品工程师所关注目标的：泄漏功耗、动态 功耗、时序和时序变异、工艺窗口、甚至可靠性。这种优化的驱动器由包含整个制造过程 中物理和电子所有关联信息的分析引擎组成。最后， “启动按钮”或实现优化目标的自由度 包括对布局、走线和过孔、甚至每个晶体管尺度所做的改变。EJctricl DFMManufa-cturlriOptimizations；AnalysisSynthesis,Ma帝androutetowObjectives-Leakage power Timing* Dynamic power Timing variation - Power vrjtion Process wind-ow
7、* RllpbtlityStatisticalraESiS-Vrtation-awareDeley/signalintegrity analysisInrennntal电斛珀就ionFoundrydatadjustmentStatic tfiYiinganalysisPost- GDSIIWiringadjustmentViaadjustmentFill insertionVT assignmentGate CD biasingCMPmodelLFtho contour知就戸isCo nt ext-awareperformance analysisTransistor-levelmonitar
8、ingVirtual devi亡巨rrcdlingDesignhandoffSwrc: EM 珂 IM tnc.El ectrkal DFM SGluticriS offer 0 wealth of yet -untapped benefits.图7：电子DFM方案为衔接设计和制造提供了前所未有的好处。在不远的今后，电子 DFM 技术将越来越多配属在设计实现流中。最终，将为终端客户提 供真正的“价值设计”能力，以最大化每片晶圆的效益。如在图4中所演示的，电子DFM方案是在三个基础规则上构建起来的一将设计要求纳 入制造；把制造认知带给设计；可无需对设计流、设计签收以及向制造或晶圆生产设备线 递付
9、等环节做出重大改变就可工作在现有设计环境中。图4：电子DFM的三条差不多规则輩计DFM I制造-柠澱计產求摧揃制沥将可制造性益识融人啜汁*在杲对谡计亦进行大更动的現扃珏峻下工柞，逍行说廿签機一型面交遽鳍制适珏幵卓晶31厂還备蛙电子DFM方案将特定设计信息考虑在内；其它方法则没有。举个简单例子，诸如一个晶 体管门等特点的实际印刷尺度因为步进光刻机图象虚化(stepper defocus)会以一种决定于该特点模式环境的方式改变。图2显示，当在一个空疏区域(iso)实施隔绝时，一个器件的 印刷尺度将与周遭包围着其它器件的密致区域(dense)内的器件不同。图2：晶体管门长度的少许增加可显著降低泄漏功
10、耗和变异。图的左部显示，若没有这些关联信息，则无法确定线宽是否会在正(positive)或负(negative) 方向产生改变。在图的右部，我们能发觉，参数变异方向明显地取决于线间距环境的 “疏 密”程度。模式关联认知电子DFM方案能利用该信息以推动制造性，因此能以期望的尺度 印刷线宽。两个关键因素在 65nm 节点，阻碍参数良率的最关键因素是泄漏功耗，它可占到整个芯片功耗的 50%以 上。在45nm,泄漏功耗可占整个芯片功耗的60%。更有甚者，因更低的工作电压，用于 操纵65nm泄漏功耗的设计技术也许在45nm无能为力。在45nm,三Vt技术也许变得不 太可行。用于应对泄漏功耗和变异双重挑战
11、的电子DFM方案包括诸如晶体管门长度偏置等技术， 该技术在 65nm 可显著降低漏电流，预期其在 45nm 会有更大作为。对设置不专门关键的 晶体管的门长度实施积极偏置业已说明可显著降低漏电流、降低漏电流变异性，并从总体 上带来更高的参数良率。单纯以设计为中心或以制造为中心的观点都不能使这种技术得以实现。 芯片设计师也许惊 奇地发觉，其功耗和时序要求，无需对晶圆生产设备线进行任何改动或调整就可被用于为 每一设计度身定制一条制造线的确，为每个设计中的每只晶体管。工艺工程师可能会 惊奇地发觉，芯片设计师能利用可用的权属或工艺裕量的便利以使工艺提供改善了的硅参 数质量。DFM为电子设计自动化和半导体行业提供了一个新契机。DFM要求代工厂及其客户以一 种新的方式携起手来，创制一种更健康的新模式。若DFM可将提供对等比例及降低成本的潜力发挥至极致，并接手往常设计-制造接口遗留 下来的问题，那么，我们就有理由展望 DFM 将催生以后一个数十亿美元的市场。覆盖在工艺技术的阴影下，在耗时数十年后，设计技术现可通过这条路成为推动半导体和 电子生态系统进展的关键技术。Jacob Jacobson首席执行官Andrew B. Kahng董事长兼共同创始人Blaze DFM 公司
