《最新前向纠错码论文：前向纠错码 数字电视地面广播传输标准 级联码 误码平台 低密度奇偶校验码 BCH码》由会员分享，可在线阅读，更多相关《最新前向纠错码论文：前向纠错码 数字电视地面广播传输标准 级联码 误码平台 低密度奇偶校验码 BCH码（5页珍藏版）》请在金锄头文库上搜索。
1、最新前向纠错码论文：前向纠错码 数字电视地面播送传输标准 级联码 误码平台 低密度奇偶校验码 BCH码前向纠错码论文：符合数字电视地面传输国标的级联编译码研究与实现【中文摘要】前向纠错码被广泛用于现代通信系统中,编码简单,纠错能力强,能够弥补信道噪声污染带来的影响。传统的通信系统中仅使用单一的前向纠错码技术,存在纠错能力缺乏等原因。为了能够最大程度的接近信道容量,进一步降低误码率,人们不断提出各种纠错码级联技术。中国数字电视地面播送传输标准(DTMB)采用低密度奇偶校验码(LDPC)码与BCH码级联来进行前向纠错。本文在分析已有的LDPC码与BCH码级联性能根底上,对其硬件实现进行了改进研究。
2、本文主要工作如下：1.对LDPC与BCH级联译码性能进行了研究。基于Matlab平台,参加交织技术进行性能仿真。分析结果说明,BCH有效降低了LDPC译码的误码平台(error floor),误比特率到达10-6数量级时,可以提高0.3dB的编码增益；交织技术显著提高了级联译码器的纠错性能,当误比特率在10-4数量级时,可以提高0.1dB的编码增益；2.改进了传统的伽罗华域中乘法器电路,减少了组合逻辑延迟和单个门电路的驱动负载。设计出符合DTMB标准的BCH并行编码器,编码器降低了时钟消耗,减少了扇出瓶颈的影响,能对连续码流进行不间断的编码,可以很好的满足连续码流编码的时序要求.【英文摘要】F
3、orward Error Correction code (FEC) is widely used in modern communication systems, as it has several advantages such as easily encoding, strong ability to correct errors and avoiding the influence from channel noise. Conventional communication systems only utilizes forward error correction code tech
4、nique, it is obviously insufficient in the error correction capability and has other disadvantages. In order to approach the maximum channel capacity and decrease the bit error rate, the method of concatenated c.【关键词】前向纠错码 数字电视地面播送传输标准 级联码 误码平台 低密度奇偶校验码 BCH码【英文关键词】Forward error correction code DTMB
5、concatenated code error floor LDPC code BCH code【索购全文】联系Q1：138113721 Q2：139938848【目录】符合数字电视地面传输国标的级联编译码研究与实现摘要6-8Abstract8-9目录10-13英文缩写13-14第一章 绪论14-211.1 研究背景14-161.2 研究现状及其研究意义16-191.3 论文的组织结构19-21第二章 BCH码与LDPC码的编译码原理21-312.1 编译码理论根底21-22 有限域21-22 线性分组码和循环码根本概念222.2 BCH编码原理22-23 二进制BCH码的定义22-23 BC
6、H码的编码原理232.3 BCH译码原理23-27 伴随式计算24-25 错误位置多项式计算25-27 钱搜索原理272.4 LDPC码27-30 LDPC构造方法28-29 LDPC迭代译码29-302.5 本章小结30-31第三章 BCH与LDPC级联译码性能研究31-423.1 DTMB系统介绍31-323.2 误码平台32-343.3 级联译码中的交织34-36 分组交织34-35 卷积交织35-363.4 BCH与LDPC级联译码36-41 DTMB中的LDPC译码性能仿真37-38 DTMB中BCH与LDPC级联后的纠错性能38-413.5 本章小结41-42第四章 BCH编码器设
7、计42-504.1 编码器总体结构424.2 伽罗华域乘法器设计42-45 乘法器设计43-44 乘法器优化44-454.3 BCH编码器实现45-49 串行编码器45-47 并行编码器47-48 编码器的仿真与综合结果48-494.4 本章小结49-50第五章 BCH译码器设计50-655.1 BCH译码器总体结构50-515.2 传统的BCH译码器中子电路结构51-55 伴随式计算电路结构51-52 求错误位置多项式52-54 钱搜索电路硬件结构54-555.3 BCH译码器中子电路的改进55-60 改进的伴随式计算电路55-57 改进的钱搜索电路57-605.4 BCH译码器的实现及仿真
8、与综合60-64 两级流水结构BCH译码器设计60-62 BCH译码器的实现及仿真与综合结果62-645.5 本章小结64-65第六章 BCH与LDPC级联译码的FPGA验证65-806.1 测试总体结构65-666.2 基于FPGA的USB接口设计66-73 基于FPGA的USB接口电路66-67 USB接口顶层设计67-69 USB接口中的枚举模块设计69-71 USB接口设计的测试结果71-736.3 测试平台搭建73-77 DTMB中BCH与LDPC级联73-74 测试平台74-75 具体测试方案75-776.4 测试结果77-796.5 本章小结79-80第七章 总结和展望80-827.1 工作总结80-817.2 展望81-82参考文献82-87攻读硕士期间所发表的文章和专利87-881 发表的论文872.申请的专利87-88附录A88-91附录B91-92致谢92
