《触发器是数字电路中的一种基本单元》由会员分享，可在线阅读，更多相关《触发器是数字电路中的一种基本单元（14页珍藏版）》请在金锄头文库上搜索。
1、第5章 触发器5.1 概述触发器是数字电路中的一种基本单元，它与门电路配合，能构成各种各样的时序逻辑部件，如记数器、寄存器、序列信号发生器等。一个触发器具有如下的特点：两个互补的输出端Q和Q； “O”和“1”两个稳态；触发器翻转的特性； 记忆能力。1对触发器的基本要求 1）应该具有两个稳定状态0状态和1状态 2）能够接收、保存和输出信号2触发器的现态和次态现态触发器接收输入信号之前的状态叫做现态，用Qn表示。次态触发器接收输入信号之后的状态叫做次态，用Qn+1表示。3触发器的分类 1）按照电路结构和工作特点分 基本触发器、同步触发器、主从触发器和边沿触发器 2）按照（在时钟控制下的）功能分 R
2、S型触发器、D触发器、JK触发器、T触发器和T触发器4时序逻辑电路组合逻辑电路的特点是电路的输出仅取决于当时的输入，与电路的历史状态无关。即Z=F(X)。时序逻辑电路的输出状态不仅与该时刻的输入有关，而且还与电路的历史状态有关。由现在的输入状态和现在的输出状态共同决定下一次的输出状态。电路特点输入、输出之间至少有一条反馈路径；组合电路输入X输出ZWP存储电路Q1W1QKCPZ1ZmX1Xn触发器的状态输出触发器的控制输入电路中含有贮存单元。时序电路的一般结构如图。X为输入变量；Z为输出变量；Q为触发器的输出，称为状态变量。Q n表示现态，Q n+1表示次态；状态是时序电路的一个重要概念。W为触
3、发器的输入，也是时序电路的控制变量；CP为时钟脉冲。5描述时序电路逻辑功能的方法(1)方程式：输出方程：Z=F1 (X，Q n)驱动方程：W=F2 (X，Q n)状态方程：Q n+1= F3 (W，Q n)(2)状态表反映输入、输出、现态、次态之间的关系的表格。(3)状态图反映时序逻辑电路的状态转换规律及相应输入出取值情况的几何图形。(4)时序图表示各信号，电路状态等的取值在时间上的对应关系。构成时序逻辑电路常用存储单元是触发器。5.2 基本RS触发器 由与非门组成直接置0、置1，是构成各种不同功能触发器的基本单元。&SDQRDQ用与非门构成的RS触发器及逻辑符号如图。1功能分析触发器的状态指
4、Q端的状态。(1)RD=0，SD=1，则触发器置0。在RD端加一负脉冲（宽度2tpd），电路将可靠地翻转为Q=0状态，并保持下来。Q=0态，称为“复位状态”。RD端称为“复位端”或称直接置0端。S1R2112QQSetReset(2)RD=1，SD=0，则触发器置1。在SD端加一负脉冲（宽度2tpd），电路将可靠地翻转为Q=1状态，并保持下来。Q=1态，称为“置位状态”。SD端称为“置位端”或称直接置1端。(3)RD=1，SD=1，则触发器保持原来的状态。例如： Q=1，Q、RD的全1使Q=0，Q的0又维持了Q的1，这是触发器的一个稳态。同理，若Q=0，则触发器将保持另一个稳态0态。(4)RD
5、=0，SD=0，将迫使Q、端同时出现1态，破坏了正常的互补状态。对一个存储单元来说，这既不是“0”态，也不是“1”态，没有意义。当RD、SD端的负脉冲同时撤消以后，则两门的输入有同时出现全1，于是，两门有争先恐后地向低电平翻转，触发器的状态不能确定。（若是有先有后地撤消RD、SD端的负脉冲，则触发器的状态是确定的。）使用时，不许在RD、SD同时加信号！2描述功能的方法状态转移真值表RDSDQnQn+100111100110011000101010101Q n不定001101有状态转移真值表、特性方程、状态转移图和时序图(工作波形)等。(1)状态转移真值表以表格的形式描述文字定义，也叫特性表。根
6、据上述分析，可列出基本RS触发器的状态转移真值表。现态Qn：触发器接收信号前的状态；简化真值表RDSDQn+10110101001Qn次态Qn+1：触发器接收信号后的状态；Qn与R、S一起决定Qn+1。故列表时把Qn也视为一个输入变量。 简化真值表001011QnRDSD0100011110(2)特性方程次态的函数表达式。表示了Qn+1与Qn及输入(RD、SD)之间的关系。（约束条件）或者 RD+SD=1(3)状态转移图和激励表激励表Qn Qn+1激励输入Qn Qn+1RDSD00110101101101状态转移图：说明状态转换方向及条件的图形。01RD=1,SD=0RD=0,SD=1RD=0
7、SD=RD=SD=1激励表：欲使触发器从QnQn+1的各种情况下，要求输入所具有的条件。也称驱动表。 状态图和激励表是分析设计时序电路的重要工具。通过它们，不但能看出在某种数据输入下触发器的次态，而且也能知道要触发器从一种状态变为另一种状态时所必须的输入条件。 由或非门组成的RS触发器由或非门构成的RS触发器简化真值表RDSDQn+100110101Qn101RDQSDQ1 S1R2112QQSetReset01RD=0,SD=1RD=1,SD=0RD=0SD=RD=SD=0特性方程（约束条件）由正脉冲触发。注意真值表、特性方程和状态图的差别。分析从略。4基本RS触发器的应用可以存放一位二进制
8、数码；构成消抖动电路。（也称单脉冲发生器，见教材P177之图）基本RS触发器结构简单，是构成其它类型触发器的基础。存在问题：RS之间有约束，直接控制。 集成基本触发器1.CMOS集成基本触发器CC4044-4RS基本触发器 与非门构成、16脚、三态输出、输入低电平有效、违约Q和端均输出0；CC4043-4RS基本触发器 或非门组成、16脚、三态输出、输入高电平有效、违约Q和端均输出1； 2.TTL集成基本触发器74279、74LS279- 4个基本RS触发器、违约Q和端均输出1，内部电路及管脚如下。 5.3 钟控触发器&CPQRQ&S基本RS触发器是直接置“0”、置“1”的。有时，我们希望R、
9、S信号只在特定时间内起作用。或者说，按一定的时间节拍把R、S信号送入触发器中。这需要在基本RS触发器的基础上，再加两个引导门及一个控制端，从而出现了各种时钟控制的触发器，也称同步触发器。钟控RS触发器关于CP后沿前沿不使能CP是一个标准矩形脉冲信号，称为使能“时钟脉冲”（Clock Pulse）。CP=1期间记为“使能”；1S1RQQC1CP=0期间记为“不使能”。关于逻辑符号C1为影响输入；1R、1S为受影响输入，受C1的控制。在CP=0期间，触发器不接收R、S信号，保持原状态；RS触发器的简化真值表CPRSQn+10111100110101QnQn10在CP=1期间，R、S信号经过引导门G
10、3、G4取反后送到基本RS触发器中，故逻辑功能仍为： ，CP=1有效。（约束条件）例子：同步RS触发器的输入波形见下图，试对应画出Q端的波形。设初态为“0”。CPSRQ 保持 置1 置0 置1 置0 R=0 R=0 R=1 R=0 R=0 S=0 S=1 S=0 S=1 S=1RS信号对Q端状态的控制必须通过CP来实现，这就是同步。同步RS触发器增加了CP控制端，但在CP=1期间仍有直接控制问题，RS之间仍有约束。同步RS触发器也可以用其它门构成，比如“与或非”门等。&CPQQ&(S)1R=SD钟控D触发器逻辑电路如图。CP=1期间，总有R=S，故解除了R、S之间的约束；把R=代入同步RS触发
11、器的特性方程：&CPQQ&DQn+1=S+Qn=S把原来的S端改称D，可得D触发器的特性方程：Qn+1=D (CP=1有效)其功能是：D的状态确定之后，在CP的操作下，Q端的状态随之被确定为与D相同的状态。或者说在CP的作用下，Q的状态总与D相同，但比D信号的确定晚一段时间。DDelayD触发器也可以由与或非门构成；D触发器不存在约束，但CP1期间，输入仍直接控制输出。5.4 主从触发器 主从 RS 触发器 1.电路结构和符号 2.工作原理(1)接收信号CP = 1,主触发器接收输入信号 约束条件：SR=0(2)输出信号CP= 0，主触发器保持不变；从触发器由CP下降沿到来之前的确定3波形4.
12、主要特点主从控制，时钟脉冲触发CP=1主触发器接受输入信号CP下降沿从触发器按照主触发器的内容更新状态。从触发器输出端的变化只能发生在CP 的下降沿。 主从JK触发器 1.电路结构解决 R、S 之间有约束的问题，增加功能，引入JK触发器。由于，所以S和R不会同时为1。 2.工作原理CP高电平时触发器接收信号并暂存（即主触发器状态由J、K决定，从触发器状态保持不变）。C下降沿从触发器翻转（从触发器状态与主触发器状态一致）。CP低电平时, 主触发器封锁J、K不起作用, 要求CP高电平期间J、K的状态保持不变。J=K=0，触发器保持原状态。J=0，K=1，若现态为0，则保持0；若现态为1，则触发器被置0。J=1，K=0，若现态为0，则触发器被置1；若现态为1，则保持1。J=1，K=1，若现态为0，则触发器被置1；若现态为1，则触发器被置0。JK触发器的简化真值表CPJKQn+10111100110101QnQn01Qn3.JK触发器的状态表简化真值表 4.JK触发器的特性方程由状态表填入卡诺图，求得特性方程为：Qn+1=JK触发器的激
