《基于VHDL语言实现数字电子钟的设计》由会员分享，可在线阅读，更多相关《基于VHDL语言实现数字电子钟的设计（13页珍藏版）》请在金锄头文库上搜索。
1、实习 成 绩 评 定 表评定项目内 容满 分评 分总 分学习态度学习认真，态度端正，遵守纪律10答疑和设计情况认真查阅资料，勤学好问，提出的问题有一定的深度，分析解决问题的能力教强。40说明书质量设计方案正确、表达清楚；设计思路、实验（论证）方法科学合理；达到课程设计任务书规定的要求；图、表、文字表达准确规范，上交及时。40回答问题情况回答问题准确，基本概念清楚，有理有据，有一定深度。10总成绩采用等级评分标准，分为优、良、中、及格、不及格五个等级。指导教师评语： 签 名： 年 月 日基于VHDL语言实现数字电子钟的设计摘要：VHDL的英文全名是Very-High-Speed Integrat
2、ed Circuit HardwareDescription Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版）之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。随着基于PLD的EDA技术的发展和应用领域的扩大与深入，EDA技术在电子信息、通信、自动控制及计算机应用等领域的重要性日益突出。本文详细介绍EDA课程设计任务数字钟的设计的详细设计过程及结
3、果，并总结出心得体会。关键字：EDA技术；VHDL语言；数字钟EDA技术作为现代电子设计技术的核心，它依赖强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑简化、逻辑分割、逻辑综合，以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。1笔者详细介绍在QUARTUS II软件环境下开发基于VHDL语言数字钟的设计。一设计要求：1、设计内容选用合适的可编程逻辑器件及外围电子元器件，设计一个数字电子钟，利用EDA软件（QUARTUS ）进行编译及仿真，设计输入可采用VHDL硬件描述语言输入法）和原理图输入法，并下载到EDA实验开
4、发系统，连接外围电路，完成实际测试。2、设计要求（1）具有时、分、秒计数显示功能。（2）具有清零的功能，且能够对计时系统的小时、分钟进行调整。（3）小时为十二小时制。二实验目的： 1.通过这次EDA设计中，提高手动能力。 2.深入了解时事时钟的工作原理，以及时事时钟外围硬件设备的组成。3.掌握多位计数器相连的设计方法。4.掌握十进制，六进制，二十四进制计数器的设计方法。5.继续巩固多位共阴极扫描显示数码管的驱动，及编码。6.掌握扬声器的驱动。7.LED灯的花样显示。8.掌握CPLD技术的层次化设计方法三.实验方案：数字系统的设计采用自顶向下、由粗到细, 逐步分解的设计方法, 最顶层电路是指系统
5、的整体要求, 最下层是具体的逻辑电路的实现。自顶向下的设计方法将一个复杂的系统逐渐分解成若干功能模块, 从而进行设计描述, 并且应用EDA 软件平台自动完成各功能模块的逻辑综合与优化, 门级电路的布局, 再下载到硬件中实现设计。因此对于数字钟来说首先是时分秒的计数功能，然后能显示，附带功能是清零、调整时分。通过参考EDA课程设计指导书，现有以下方案：1.作为顶层文件有输入端口：时钟信号，清零按键，调时按键，调分按键；输出端口有：用于接数码管的八段码输出口，扫描用于显示的六个数码管的输出口。2.底层文件分为：（1） 时间计数模块。分秒计数模块计数为60计数，时计数模块为12计数。（2） 显示模块
6、。显示模块由一个六进制计数器模块和一个七段译码器组成。进制计数器为六选一选择器的选择判断端提供输入信号, 六选一选择器的选择输出端分别接秒个位、秒十位、分个位、分十位和时个位、时十位的选通位用来完成动态扫描显示，同时依次输出秒个位、秒十位、分个位、分十位和时个位、时十位数向给译码模块。（3）报警模块当时间到整点时就报时。输入有时分秒计数，时钟脉冲。（4）采用点阵式数码管显示，点阵式数码管是由八行八列的发光二极管组成，对于显示文字比较适合,如采用在显示数字显得太浪费,且价格也相对较高,所以不用此种作为显示.采用LED数码管动态扫描,LED数码管价格适中,对于显示数字最合适,但无法显示图形文字，在
7、显示星期是也只能用数字表示，而且采用动态扫描法与单片机连接时,在编程时比较复杂。所以也不采用了LED数码管作为显示。采用LCD液晶显示屏,液晶显示屏的显示功能强大,可显示文字,图形,显示多样,清晰可见,所以在此设计中采用LCD液晶显示屏。四实验原理：1. 实验主控系统原理图 ： 秒计数分计数时计数送数及六选一选择器整点报警数码管秒脉冲分脉冲时脉冲秒脉冲时计数秒计数分计数译码传数扫描扬声器2.模块化设计原理图：以上为方案原理图，秒计数、分计数模块为60计数，计满后分别产生分脉冲、时脉 ，用于分计数、时计数。各计数器同时将计数值送报时模块和送数及六选一选择器模块。送数及六选一选择器模块依次将秒分时
8、数送往译码模块译码，同时产生扫描信号用于数码管扫描显示。整点报警在整点时刻将秒脉冲信号送扬声器声音报警。（1）秒计数模块： Second模块为秒计数模块。Clk作为秒脉冲，reset复位，setmin用于调整分钟，接按键，enmin是当秒计数记到59后产生分脉冲，秒计数重新从0开始计数。Daout为秒计数。（2）分计数模块： 分计数为分计数模块。Clk作为分脉冲，接second模块的enmin,reset用于复位，sethour用于调整小时，接按键，enhour是当分计数记到59后产生时脉冲，分计数重新从0开始计数。Daout为分计数。（3）时计数模块： 时计数为时计数模块，clk为时脉冲，接
9、minute模块的enhour，reset复位，daout为时计数。五硬件要求： 在同一EPLD芯片EPF10K10上集成了如下电路模块： 1时钟计数：秒60进制BCD码计数；分60进制BCDD码计数；时24进制BCDD码计数；同时整个计数器有清零，调分，调时功能。在接近整数时间能提供报时信号。2具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出。编码和扫描可参照“实验四”。3扬生器在整点时有报时驱动信号产生。六实验源程序及流程图:1.实验源程序（VHDL）library ieee; use ieee.std_logic_1164.all; use ieee.std_logic
10、_arith.all; use ieee.std_logic_unsigned.all; -entity daclk is port( Clk : in std_logic; -时钟输入Rst : in std_logic; -复位输入S1,S2 : in std_logic; -时间调节输入 SPK : out std_logic; -扬声器输出 Display : out std_logic_vector(7 downto 0); -八段码管显示输出 SEG_SEL : buffer std_logic_vector(2 downto 0) ; -八段码管扫描驱动 lam:out std_
11、logic_vector(2 downto 0) ); end daclk; -architecture behave of daclk is signal Disp_Temp : integer range 0 to 15; signal Disp_Decode : std_logic_vector(7 downto 0); signal SEC1,SEC10 : integer range 0 to 9; signal MIN1,MIN10 : integer range 0 to 9; signal HOUR1,HOUR10 : integer range 0 to 9; signal
12、Clk_Count1 : std_logic_vector(13 downto 0); signal Clk1Hz : std_logic; signal Music_Count : std_logic_vector(2 downto 0); signal count : std_logic_vector(1 downto 0); signal lamp:std_logic_vector(2 downto 0); begin process(Clk) -产生1Hz 时钟的分频计数器 begin if(Clkevent and Clk=1) then if(Clk_Count110000) then Clk_Count1=Clk_Count1+1; else Clk_Count1=01; end if; end if; end process; Clk1Hz=Clk_Count1(13); process(Clk1Hz,Rst) begin if(Rst=0) then -系统复位 SEC1=0; SEC10=0; MIN1=0; MIN10=0; HOUR1=0;
