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1、华 南 农 业 大 学电子线路综合设计数字钟电路朱文强 田青山 钟家荣班级：14电气类3班 组别：第10组指导教师：彭孝东 2016年 6月 22日I摘 要 在生活中的各种场合经常要用到电子钟，现代电子技术的飞跃发展，各类智能化产品相应而出，数字电路具有电路简单、可靠性高、成本低等有点，本设计就以数字电路为核心的智能电子钟。 数字钟是采用数字电路实现对时、分、秒数字显示的计时装置，广泛用于个人家庭，车站，码头办公室等公共场合，成为人们日常生活中不可缺少的必需品，由于数字集成电路的发展和石英晶体振荡器的广泛使用，使得数字钟的精度，运用超过来时钟表，钟表的数字化给人们生产生活带来了极大的方便，而且
2、打打地扩展了钟表原先的报时功能。因此，研究数字钟及扩大其应用，有着非常现实的意义，本设计电路由计时电路、动态显示点路、控制电路、显示电路等部分组成，在数码管上现实24小时计时的时刻，具有计时、校时、报时的功能。数字钟计时的标准信号应该是频率相当稳定的1Hz秒脉冲，所以要设置标准时间源。数字钟计时周期是24小时，因此必须设置24小时计数器，应由模为60的秒计数器和分计数器及模为24的计数器组成，秒、分、时由七段数码管显示。为使数字钟走时与标准时间一致，校时电路时必不可少的。设计中采用开关控制校时直接用秒脉冲先后对“时”，“分”计数器进行校时操作。能进行整点报时，在从59分51秒开始，每隔2秒种发
3、出一次“滴”的信号，连续五次，此信号结束即达到正点。关键字： 振荡器 分频器 译码器 计数器 校时电路 报时电路3目录1.设计任务.12.数字电子钟电路系统设计.12.1数字电子钟模块.12.2方案对比.12.3电路分析.22.3.1晶体振荡器电路.22.3.2分频器电路.32.3.3计数器电路.42.3.4译码器电路.52.3.5显示器电路.52.3.6校时器电路.62.3.7报时电路.73.结论.84.课程设计的收获、体会和建议.85.参考文献.86.附录.10数字电子钟仿真图.11数字电子钟实图.12元器件清单表.1311.设计任务设计制作一个数字电子钟。时间计数电路采用24进制，从00
4、开始到23后再回到00；各用2位数码管显示时、分、秒；具有手动校时、校分功能，可以分别对时、分进行单独校正；计时过程具有报时功能，当时间到达整点前10秒开始，蜂鸣器响1秒停1秒地响5次。2.数字电子钟电路系统设计2.1数字电子钟模块数字电子钟设计模块如图1所示：译码显示模块计数模块秒脉冲产生模块报时模块校时模块 图1 数字电子模块设计图2.2方案对比方案一：采用晶体振荡器晶体振荡器电路给数字电子钟提供一个频率稳定准确的32768Hz的方波信号，可保证数字电子钟的走时准确而稳定。采用CD4060计数做分频器数字电子钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，要将振动器的输出信号进行分
5、频。CD4060在数字集成电路中可实现的分频次数最高，而且它还包含振荡电路所需的非门，使用更方便。CD4060计数为14级2进制计数器，经过14次分频可以将32768Hz的信号分频为2Hz，其时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。采用74LS90做计时器利用清零产生的下降沿作为秒、分、时之间的进位，而清零信号直接来自74LS90的输出，不经过外部门电路。如秒部分达到59后，来一个下降脉冲触发变成60，60会马上对该74LS90进行清零，使60变成00,6变成0产生了一个下降沿，从而对分输入一个触发信号，完成进位。方案二：采用555定时器构成多谐振荡器 振动器电路选用555
6、定时器构成的多谐振荡器，振荡频率为1000Hz，其中的电位器可以微调振动器的输出频率。采用74LS90作分频器通常实现分频器的电路是计数器电路，一般采用多级10进制计数器来实现。分频器的功能有两个：一是产生标准秒脉冲信号；二是提供功能扩展电路所需的信号。选用中规模集成电路74LS90可以完成以上功能。方法是将3片74LS90级联，每片为10分频，三片级联正好获得1Hz的标准秒脉冲。采用74LS90作计数器 秒、分、时间的进位通过外部的逻辑门电路产生的控制信号进行，清零与进位分别独立进行。比较：秒信号发生器是数字电子钟的核心部分，它的精度和稳度决定了数字钟的质量，而方案二由于用555定时器组成的
7、频率发生器电路不稳定，容易受温度影响，且相对于方案一而言，方案二的振荡器、分频器和计数器电路均较为复杂，所以我们组选择方案一进行设计。2.3电路分析2.3.1晶体振荡器电路晶体振荡器电路仿真设计图如图2所示：图2 晶体振荡器电路图晶体振荡器电路给数字钟提供一个频率稳定准确的32768Hz的方波信号，可保证数字钟的走时准确及稳定。晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。如图所示电路，电容C1、C2与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个180度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了
8、输出频率的稳定和准确。晶体XTAL的频率选为32768HZ。该元件专为数字钟电路而设计，其频率较低，有利于减少分频器级数。C1、C2均选用20pF。由于CMOS电路的输入阻抗极高，因此反馈电阻R5可选为22 M。较高的反馈电阻有利于提高振荡频率的稳定性。2.3.2分频器电路分频器电路将32768Hz的高频方波信号经32768(215)次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。如晶体振荡器配图所示，通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。例如
9、，将32768Hz的振荡信号分频为1HZ的分频倍数为32768(215)，即实现该分频功能的计数器相当于15级2进制计数器。本设计中中采用CD4060来构成分频电路。CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。CD4060计数为14级2进制计数器，可以将32768HZ的信号分频为2Hz。2Hz再经过一个D触发器（74LS74）进行二分频，得到1Hz。2.3.3计数器电路秒脉冲信号经过计数器分别得到“秒”的个位、十位、“分”的个位、十位以及“时”的个位、十位计时。“秒”“分”计数器为六十进制，小时为二十四进制。本设计60进制和24进制
10、均由74LS90计数芯片组合构成，只是设计60进制时一块芯片设计成6进制，另一块则设计成10进制，而设计24进制计数器是一块芯片设计成2进制，另一块设计成4进制，这样两块芯片组合就得到了相应的六十进制和二十四进制计数器。电路图分别如下：二十四进制六十进制2.3.4译码器电路译码电路的功能是将“秒” 、“分” 、“时”计数器的输出代码进行翻译变成相应的数字。计数器采用的码制不同译码电路也不同。4511译码器是将锁存、译码、驱动功能集于一身的七段译码驱动器。译码器将BCD码转换成7段码再经过电流反相器驱动共阴极LED数码管。2.3.5显示器电路显示器是将数字电子钟的计时状态直观清晰的反映出来被人们
11、的视觉器官所接受的元件。本系统用七段发光二极管来显示译码器输出的数字在译码显示电路输出信号的驱动下显示出清晰、直观的数字符号。要注意的是显示器有两种共阳极显示器或共阴极显示器。4511译码器对应的显示器是共阴极显示器。仿真接法如图3所示，由于仿真时直接加510电阻效果不好，故实际电路没有另外接510电阻，但是实际电路中接上510电阻会更好，不然会导致显示数码管长时间运行后会发烫：图3 数码管显示电路电路图2.3.6校时器电路数字电子钟应具有分校正和时校正功能，所以应截断分个位和时各位的直接计数通路，采用正常计时信号与校正信号可以随时切换的电路接入其中。开关本来想选用的是3个开关，从而设计手动脉
12、冲输入，但是如果设计3个开关，则要用2块00，所以就改用两个自锁开关，两个开关都是选通作用，用时钟脉冲来使之进位。校时器电路如图4所示：图4 校时器电路2.3.7报时电路电路应在整点前10秒内开始整点报时，即当时间在59分51秒到59分59秒期间时，蜂鸣器响一秒停一秒地响5次，由报时电路控制报时信号。当时间在整点前10秒内时，分的十位、分的个位和秒的十位均保持不变，分别为5、9和5，则应将分计数器十位的QC和QA、个位的QD和QA，秒计数器十位的QC、QA和秒个位的QA相与，从而产生报时控制信号。需要注意的是经过74LS30八与非门后需在接非门与蜂鸣器连接，蜂鸣器另一端再接地。报时电路如图5所示：图5 报时电路3.结论本小组设计的作品完成设计任务，通过不同模块的协同工作，可以实现数字钟电路的基本功能：计时功能、校时功能、校分功能、报时功能。在多次调试中，作品功能比较稳定，误差控制在合理范围内。4.课程设计的收获、体会和建议数字钟是我们小组第一次设计并实现的作品。我们
