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1、数字光纤通信线路编译码CPLD仿真实验一、实验目的:1熟悉m序列NRZ码、任意周期码产生原理以及光纤线路CMI编译码原理。2初步熟练Altera公司Maxplus II仿真平台的使用。3进一步熟悉数字电路设计技巧。4基本掌握如何进行CPLD的电路设计与仿真。5深入理解光纤线路编译码在光纤通信系统中的实际运用方法。二、实验内容:1学习使用Altera公司Maxplus II仿真平台进行CPLD数字电路的设计与仿真。2设计m序列NRZ码产生电路以及光纤线路CMI编译码电路。 m序列: 伪随机序列; NRZ: 不归零码; CMI编码规则: 0码: 01; 1码::00/11 交替;3通过CPLD仿真
2、确保上述电路的正确设计。4总结光纤线路编译码在光纤通信系统中的实际运用。三、实验要求:在MAX+plus II软件仿真环境中,1用绘制原理图的方法建立新工程,设计CPLD内部下述电路: 15位m序列NRZ码的生成电路; CMI编码电路; CMI编码输入的选择电路:周期15位m序列与由周期15位二进制码表示本组内某学号最后四位(前面可补零)分别选择作为CMI编码输入; CMI译码电路(在实验室条件下使用统一系统时钟,输入为CMI编码输出)。 2对所做设计完成正确编译。 3使用仿真环境完成信号波形仿真。CPLD电路仿真的输入输出信号即各测试点数信号要求如下: 输入:电路的总复位信号:1路(位);
3、系统时钟信号(2Mbps) :1路; CMI编码输入的选择信号:1路; 输出:周期15位m序列NRZ码:1路; 周期15位二进制后四位学号:1路; CMI编码输出信号:1路; CMI译码输出信号:1路; 4对仿真信号波形结果进行原理分析,发现可能的问题并加以解决,得到正确的仿真结果。 四、实验原理及结果:CMI编码器原理图CMI译码器原理图串并转换器同或CMI波形图五、实验中遇到的问题及解决方法:A问题:试验中发现由于D出发器的微小的时延造成其输出信号与时钟信号不同步,从而在CMI码编码过程中通过组合逻辑门时出现了毛刺,不但影响输出波形,毛刺还能充当上升沿影响D触发器的正常工作。B解决方法:1. 在信号通过组合逻辑门前对其用统一的新时钟进行采样再生,使其完全同步;2. 对有毛刺的信号重新采样再生。六、波形理论分析结果与实际仿真结果的差异A差异1在CMI编码时出现时延。原因:组合逻辑电路直接输结果有毛刺需要采样再生。B差异2在CMI译码时出现时延。原因:译码电路中需要串并转换器,从而引起时延。