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1、内存时序 举例 9-9-9-27，一般1600 的条子 spd 出厂就这么设置的前面 2 个 9 对性能很重要，第2 个 9 又比第1个 9 重要，比如说我要超1866或者2133，设置成9-10-X-X基本没有问题，但是设置成10-9-X-X就开不了机了，很多条子都这样子的，比如说 现在很火的 3 星金条。第3位9基本上是打酱油的了，设置成9,10,11都对性能木有太大影响。 第4位数字基本就无视好了，设置2 1 -36对测试都没变化，原来稳定的 还是稳定，原来开不了机的还是开不了。以前的ddr2时代对内存的小参数很有影响，现在ddr3 了，频率才是王道哦。 2133的-11-11-11-3
2、0都要比1866的-9-9-9-27测试跑分的多。当然平时用 是感觉不出来的。最后我再鄙视下金士顿的XX神条马甲套装，当年不懂事大价钱买的，就是YY用的，1.65v上个1866都吃力，还要参数放的烂。对性能影响最大的是 CL第一个9对性能影响最大。1第二个9对超频稳定性影响最大最普通的 ddr3 1333 内存都可以 1.5V 运行在 7-8-6-1666 CR1，77Z 博士：一般来说，体现内存延迟的就是我们通常说的时序，如 DDR2-800 内存的标准时序：5-5-5-18 ，但 DDR3-800 内存的标准时序 则达到了 6-6-6-15、DDR3-1066 为 7-7-7-20、而 D
3、DR3-1333 更是达到了 9-9-9-25！土老冒：俺想知道博士所说的5-5-5-18、6-6-6-15 等数字每一个都代表什么。Z 博士：这 4 个数字的含义依次为：CAS Latency (简称CL值)内存CAS延迟时间，这也是内存最重要的参数之一，一般来说内存厂商都会将CL值印在产品标签上。第二个数字是RAS-toCAS Delay (tRCD)，代表内存行地址传输到列地址的延迟时间。第三个则是Rowprecharge Delay (tRP)，代表内存行地址选通脉冲预充电时间。第四个数字则是Row active Delay (tRAS )，代表内存行地址选通延迟。除了这四个以外，在A
4、MD K8处理器平台和部分非Intel设计的对应Intel芯片组上，如NVIDIA nForce 680i SLI芯片组上，还 支持内存的CMD 1T/2T Timing调节，CMD调节对内存的性能影响也很大，其重要性可以和CL相比。其实这些参数，你记得太清楚也没有太大用处，你就只需要了解，这几个参数越低，从你点菜到上菜的时间就越快。土老冒：好吧好吧，俺自己也听得一头雾水，只需要记得它越低越好就行了。那么俺想问，为什么DDR3内存延迟提高了那么多， Intel 和众多的内存模组厂商还要大力推广呢？Z博士：其实DDR3内存的延迟也不仅仅是这么简单。DDR3内存的频率和带宽相比DDR2有了成倍的提
5、升，为了保证高频率下数据 传递的精确性，DDR3内存的总体延迟相比DDR2有所提高。这种情况在DDR2替代DDR时也发生过。之前三星的半导体记忆体产品专家曾指出，片面地认为CL数值大就认为DDR3延迟表现不及DDR2，是完全错误无知的观念。这位 专家指出，事实上，JEDEC定下的DDR2-533的CL 4-4-4、DDR2-667的CL 5-5-5，其记忆体延迟均为15ns。计算整个内存的延迟需要将颗粒的运行频率计算在内三星专家表示，要计算整个内存的延迟值，还需要把内存颗粒运行频率计算在内。如果DDR3-1066、DDR3-1333及DDR3-1600的 CL值分别为7-7-7、8-8-8及9
6、-9-9，把内存颗粒运行频率计算在内，其延迟值应为13.125ns (7*1000/533.33)、12.0ns及11.25ns， 相比DDR2改善约25%，因此把CAS数值当成内存的延迟值是不正确的。由此看来，CL和延迟值是两个完全不同的概念，CL是指时钟周期，如CL=5，表示CL值为5个周期，而真正意义上的延迟值，是 指延迟的绝对时间，单位是ns,频率越高，自然一个周期所用的绝对时间也越短。很多人以为DDR3内存的延迟大大的增加了，但实 际上 DDR3 内存的绝对延迟值相比 DDR2 却降低了。土老冒：原来是这么个情况，如此说来DDR3的CL值增加了，但真正意义上的延迟却降低了。Z博士：而
7、且你也不必担心，尽管JEDEC将DDR3内存的时序设定得很保守，但实力雄厚的内存模组厂商肯定会推出低延迟的DDR3 内存，就如同在DDR2时代，尽管DDR2-800内存的JEDEC规定时序为5-5-5-18，但却有DDR2-800 3-3-3时序的内存诞生，尽管它们 的价格不菲。Z博士：其实DDR2升级到DDR3，还是采用了老套路。从DDR到DDR2，采用了 4Bit数据预取架构来实现，从DDR2到DDR3，则是采用 了 8Bit数据预取架构。实际上DDR3-800内存的存储单元频率于DDR2-400 一样，仅有100MHz,但由于DDR2采用4Bit预取技术、DDR3 采用了 8Bit预取技
8、术，它们的频率可以分别达到400MHz和800MHz。土老冒：听到这里俺又昏了，什么是数据预取技术？早在DDR内存时代数据预取技术就开始应用t-lr-hlrEEEcLKEE.二=:_去:益r_7:云iEJMWtlu t 二二JzHizH-H巨 nJ-5=JE丘=丑 一EE_一CE#. 邑二5_=uri-3_=l一=*=35 .tI=EEE7:_E:ELI:E:. 邀-_! WH5HR1H一更主!.B i 常 丄匚巨瓷亡|1|至旦.三症 =亠JJS3J窪口一!3卫:=:!才.-ILI 色=,1 运一 =: 41H: .1 r :Z博士：数据预取技术，即Prefetch，它并不是新技术，早在DDR
9、时代就开始应用。它是在一个时钟周期内，其上行和下行都能 够传输数据，因此其传输速率比当时只能通过下行传输数据的SDRAM提高了一倍。它上行传输一位数据，下行传输一位数据，在一个 时钟周期内一共传输两位即2Bit数据给北桥，这2Bit数据首先从存储单元取出来，然后在输入/输出时钟上行核下行传输出去，这就 是2Bit数据预取技术。举个不太恰当的例子，数据预取技术可以理解成目前流行的BT下载。以前我们下载东西都是客户端从服务器端下载，而BT下载 则是互相的，你在下载数据的同时也上传了数据。土老冒：原来如此，俺基本上懂点了，博士再详细解释一下DDR3内存的数据预取技术吧。=4:1DDRIDDRIIDD
10、RIIIDDR3内存采用8Bit数据预取技术提升频率Z博士：到了 DDR3时代，数据预取技术发展到了 8Bit, 次可以从存储单元预取8Bit的数据，在输入/输出端口处的上行和下行 同时传输，8Bit需要4个时钟周期完整，因此DDR3内存的输入/输出时钟频率是存储单元核心的4倍，由于是上行、下行同时传输数 据，因此有效的数据传输频率达到了存储单元核心频率的8倍，由此我们也可以知道，DDR3-800内存的存储核心频率其实仅有100MHz， 其输入/输出时钟频率为400MHz,有效数据传输频率则为800MHz。逻辑Bank是由很多个存储单元纵横交错组成的阵列，内存的容量=存储单元总数X存储单元数量。存储单元总数=行乂列X逻辑 Bank数量，由此可见，内存容量实际上等于（行X列X逻辑Bank数量）X存储单元数量，DDR3为更多的逻辑Bank做好准备，对其内 存容量的增加提供了可能并非所有内存能够有如此的时序优化能力，大部分DDR3 1333的普条最多只能下到CL=7的水平
