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1、解决FPGA设计时序问题FPGA的设计与高速接口技术可以帮助你满足今天的市场要求，但也提出了一些有趣的设计挑战。为了确保存储器接口的数据传输准确，在超过200兆赫兹以上，进行时序分析将发挥更突出的作用，以识别和解决系统运行的问题。在这些频率内，最重要的是创建和控制时序空余，留下最小的空余，以确保数据采集和演示窗口的准确。更快的边缘速率同时也放大物理设计的影响，造成信号完整性问题，对此则需要更多的沉降时间及缩小时序空余。FPGA器件现在还包括某些先进的功能，如支持带有I/O单元接口的双通道数据(DDR)和板上锁相环(PLL)网络进行精确时钟控制等等。这些在FPGA技术中的高级功能均提供先进的接口
2、模块，从而有助于减少界面设计，再加上Timin gDesig ner软件的独特能力，在最短的时序中提供最准确、有力的解决方案。本文主要探讨了 DDR型存储器接口设计中必要的时钟偏移及数据采集的时序空余。.rariVttckAIEhlnFFGLFEEtibl&h c relLitipP1.pripjffsTPmFPCLA MiBblloonci.Lims .MenHxy ConlruIlM *DDR/QDR存储器接口的设计问题DDR或四倍数据速率(QDR)存储设备可以提供和接受两倍于器件时钟频率 的源同步数据，这意味着数据在时钟的上升缘和下降缘传输。此外，需要捕捉时钟偏移和进行适当地调整，以确保
3、适当的时钟与数据关系。JrEiITkyniArTHi-cairy II亘.Timing IlJgraTiiMn* 巾 w图 1 ：TimingDesigner 软件便于捕获设计特点的图形界面窗口。如前所述现在一些FPGA装置包括DDR接口的I/O单元和板上的PLL网 络。这意味着，你必须有一个方式来控制模块的准确和可靠。为了说明这一点， 让我们来读取QDR II SRAM源同步接口的设计要求看看实例。在同步存储器系统例如QDR SRAM中，数据是与时钟同步的，所以存储器 数据的相位必须旋转90度。这种相位旋转通常在有效数据窗口中进行时钟中心 调整，这是 QDR 实现准确数据采集的一个重要设计特
4、点（见图 2）。如果要改变 时钟中心，我们可以通过对板上FPGA的PLL网络进行简单的延时时钟信号来 达到。h櫛-卜更夺数貳总住睚腿仃潢逍口 *FPGA min holdlime图3：平衡实际有效数据窗口中的最小有效数据窗口。实现适当的时钟偏移源同步时钟的相位偏移将有效地改变存储控制器接收寄存器的最小有效数 据窗口，因此将形成平衡有效数据窗口。时钟偏移调整是FPGA装置中PLL器 件的一个组成部分。要确定偏移的值，我们必须考虑到影响信号的布线延迟和任 何外部延迟。首先，我们使用TimingDesigner软件通过存储器数据表为QDR SRAM创 造一个图表（图4）。我们利用此图确定存储器与有效
5、数据窗口中的时钟和数据信 号时序的关系。目的是精确定义存储器的信号关系，并在PCB到FPGA的设计 中传递这种关系。卜 lrKAn.1.日 1rF! KM *QDRIT Echo Clock OHfpnf and Head DagSfrmory DicctelCHQXlHQXI1ECHQ?riteCHCQV ewtHcaxQDRH Ehc CukAr/dj aniwg 相 lhe /:/3rJ 厂sw的曲/如pirn图4： QDR存储器读取时序图MT54W1MH18J。从图4可以看出在FPGA的管脚上PCB传播延迟与时钟(CQ_FPGA)和数据(Q_FPGA)信号间的关系。在TimingDes
6、igner软件的动态链接参数表中使用单独的变量可以轻松地获得PCB板的延时及延迟值对相关的信号的影响。现在，我们可以在适当的FPGA装置中，为获取时钟而得到内部布线延迟和确定正确的相位偏移。FPGA设计要素大多数的FPGA利用约束驱动进行布局和布线。时序约束为关键信号提供 时序信息。TimingDesigner软件提供独特的时序参考图如测量和计算变量结 果，从行内文字到文件都支持厂商特定的约束语法。例如，在一个FPGA约束 布线中，对符合其动态文字窗口的语法要求中，可以通过时序图中为特定信号计 算延迟误差。然后，我们可以将这些语法通过一个文本文件导入到FPGA的开发系统中，或者我们可以直接将数
7、值复制到FPGA的约束编辑器中。对于高速存储器接口设计，数据存储器被放置在FPGA装置I/O单元的附近,以尽量减少布线延时的影响。该I/O单元只有一个布线路径为输入数据信号，因此在数据总线的每一部分都存在数据路径延迟。FPGA的PLL也被用来进行适当的时钟控制，并通常有几种可能的从输入焊盘到捕捉寄存器的路径。制造商通过控制特定的属性，使PLL的特点包括相位偏移，相乘，或相除等因素，无论是原始示例的设计代码或约束都可以带入模块。因此，时钟和数据路径的布线和延误必须确定，以实现适当的时钟相位偏移。TiMAnjJy弹DflsUpn fentatMFPOA DmlcpitwlByaMni*rntrI
8、m- ium!QffigEi4Ka PulJtkyiAxiMstrn 却 F&RTirrangOnioner附呻峠twlyt培4i mu |!|rj|f4ara图5： TimingDesigner软件为FPGA设计流程提供直观的界面。在 FPGA 的最初布局和布线完成后，时序报告提供数据总线中每个时序的 详细延时信息。如果有必要，可为FPGA开发系统的关键信号设定延时路径， TimingDesigner 软件可以提取相关信息和利用图表更新。在这个设计实例中， 我们需要输入数据总线和相关时钟信号的时序报告。1.导入布线后的时序到TimingDesigner软件中导入FPGA的时序报告信息，我们需
9、要规划最坏的情况从而确定在图表(Q_FPGA)中相关的波形图。信号设计规范定义在同一个时序图表中不能带有同名的波形图。通过规划端口，Timi ngDesig ner软件可以过滤时序报告并提取有用的信息。这些规划被存储在图表文件内并可预先解决的布局和布线问题。2. 提供可视化的捕捉寄存器从导入时序报告文件开始，Timi ngDesig ner软件为关键信号延时创建变量，并在电子数据表中规划和分配这些信号端口。变量过去是用来在时序图中更新时钟与数据关系。现在，可确定在FPGA器件内捕捉寄存器中的边缘关系。内部寄存器建立和保持是从时序报告和相关的约束中提取所需的时序。下一 步，在时序图表中添加另外两
10、个信号和偏移时序报告中的布线延时；在捕捉寄存 器中添加数据和时钟，然后建立和保持FPGA器件适用的约束。用时钟边缘和 有效数据窗口边缘的补偿确定必要的相位偏移，来平衡设计中有效的数据窗口。3. 平衡有效数据窗口我们可以使用下列公式来确定PLL时钟信号产生的相位偏移：1、从设计的实际有效数据窗口减少FPGA装置I/O部分的最小有效数据窗 口，然后结果除于2,实际结果为这2个有效数据窗口的差额(DlyDVW)。(参考图 3)DlyDVW = (DVWdata - DVWdev) / 22、I/O寄存器数据建立时间加上DlyDVW值，就确定了相对时钟边缘的有效数据窗口 (DlyRelSU)。DlyR
11、elSU = DlyDVW + IOEsu3、最后，从相对建立时间（上面第2 步得到的数值），减去时钟信号与捕捉寄存器的有效数据窗口（从时序图测量）之间的补偿。Clk_offset = DlyRelSU - EdgeOffset利用上述公式，我彳们可以确定FPGA开发系统中PLL的相位偏移量，并执行到下一步的布局和布线。4. 验证结果 再次导入做过以上修改的布线后时序文件， TimingDesigner 软件会自动更 新需要的数值 并更正及重新定位I/O单元的时钟信号CQ_intPLL。如图6所术 依靠改变PLL，确切的平衡建立和保持空余将是不可能的。对于这些情况下，应 该在FPGA装置的PL
12、L中获取平衡增量以解决这个问题。Cfack PttriKi5-l9iimtwtiQFHvI -fl :.讪 idHTnlh，jpnF5图6：在改变时钟和平衡建立及保持空余后，获取数据分析的时序图表。本文小结高速设计往往有严格的规范和严谨的发布时间表，所以需要一个交互式的时 序规划和分析工具，来获得快速和完整的时序空余，以分析并解决可能影响到最 终设计成功的因素。本文说明了如何利用TimingDesigner软件对FPGA设计流 程进行准确地捕捉和交换时序信息，以帮助在整个设计过程中管理时序空余，并 提供可视化的界面验证设计，并预测设计性能。今天的FPGA器件产品都带有 多功能的时钟配置和丰富的I/O资源并且带有高数据传输能九TimingDesigner 软件为高速存储器如DDR & QDR SRAM提供精确的关键路径时序分析功能。
