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1、实验一加法器的设计与实现实验项目二：简单计算器设计与实现基本要求：1. 能够实现加减运算2. 能够实现乘法运算扩展要求：1. 能够实现除法运算一、实验目的利用原件例化语句完成一个8位加法器的设计。二、实验环境Quartus II开发系统三、实验内容1、掌握层次化设计的方法；2、掌握一位全加器工作原理；3、掌握用VHDL文本输入法设计电子线路的详细流程；4、掌握元件例化语句用法；5、熟悉软硬件设计验证方法。四、实验过程设计思想：8位二进制加法器能够由8个全加器经过级联的方式构成。根 据全加器级联的原理，用VHDL设计一个8位二进制数的加法 器，能够先设计一个一位全加器，然后利用一位全加器采用元件
2、例化的方式实现加法器。实验步骤:1、设计一个全加器新建工程，建立源文件，输入VHDL设计文件，如下图所示:-rull_adcfer.TtidTools： Window Helpfull adderfcillidder.:.4_: 67%8vs111213141袈i151 77*1617g_library Leee;um已 ieee . stcl logic_1164. all;use ieee . stci logic ar ith. tall;use ieee . stcl logic unsigned.all;S entity full_ad.der isS port (Ai E i, C
3、in:in std_logic;Si Cio:out 3td_logic);end full adder;S architecture ex of full_adder is beginSi = (Ai xor Bi) xor Cin;Cio l(i|, E31 (iI Ciwr-srrFill .StS | :J rCioicHrT7l :+l| gsMraiE gm:S ULIC? uUceO IfE POK IJL.iL； UL FLd_Ll3LI Gizm 3l_lDgu:, Gd:duc nE_Lgi.i3 iouj: 3cd._lnBiE_YBFEniC7 Idhis ukL a
4、ide cD:E u-cLicEccme fix K ukH旋 uB ccfifcaEuc lull aide:HU 1&O1CI SifCiiJIT 3Cd HqimhtiwFill nf il hii m kakrriE A SnvfhKiiF.l-.:依照上述步骤，保存文件，对文件进行编译、仿真，以下是 仿真结果，如图所示:te匏Master Time Bar:10.475 nst | | Pointer:27.55 nsInterval:17. OS nsSlart:Ham已 pz10. 0 ns2C)-?於30 gns40.10 41r5 ns_0:田虫曰BCic-：.r+i skr05昭二_9ki0318_x- 190 20L18五、实验总结本次实验的目的是设计一个8位二进制加法器，而8位二进 制加法器能够由8个全加器经过级联的方式构成。根据全加器级联的原理，用VHDL设计一个8位二进制数的加 法器，能够先设计一个一位全加器，然后利用一位全加器采用元 件例化的方式实现加法器。总结实验过程中遇到的各种问题，问题产生的原因，解决方
