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1、合肥工业大学电子科学与技术专业集成电路课程设计简易电子琴设计一、 实验目的使用 VerilogHDL 语言进行前端设计，并使用 Quaruts 软件在GW4 &PK2实验上实现仿真，实现硬件电子琴。电子琴要求有 8 个音 阶，使用外部时钟信号3MHz 能同步显示音阶。二、 设计要求1 、 设计一个简易电子琴。要求能演奏的音域为 D 调的 do 到 E 调 do 。2 、 用 GW4& PK2 中的 8 个按键作为琴键。3 、 GW48- PK2 中有蜂鸣器。4 、 可以使用 GW4 - PK2 上的 12MHZ 作为输入时钟信号三、 设计思路通过可编程逻辑器件（ PLD 和 VHDL 硬件描述
2、语言来实现电子 琴的基本要求。设计的主体是数控分频器，对输入的频率按照与每 个音阶对应的分频系数进行分频，得到各个音阶对应的频率分别在蜂 鸣器和数码管上以声音和频率数值的形式作为输出。四、 设计组成与原理下图为系统的工作原理框图。五、模块设计1 .音名与频率的关系音乐的12平均率规定：每2个八度音（如简谱中的中音1与高音1）之间的频率相差1倍。在2个八度音之间，又可分为12个半音。灵位，音符 A （简谱中的低音6）的频率为440Hz音符B到C之间、E到F之间为半音，其余为全音。由此可以 计算出简谱中所有的音符的频率，在这我们只需计算出中音 1至搞音1的频率即可。如下所示：表一简谱音名与频率的对
3、应关系音名中音1中音2中音3中音4中音4中音6中音7高曰1频率/HZ523.3587.3659.3698.5784880987.81046.5由于各音符对应的频率多为非整数，而分频系数又不能为小数，故必须将计算得到的分频数四舍五入取整。 若分频器时钟频率过低，则由 于分频系数过小，四舍 五入取整后的误差较大；若时钟频率过高，虽 然误差变小，但分频数将变大。实 际的设计应综合考虑两方面的因素，在尽量减少频率误差的前提下取合适的时钟频率。本实验要求用12MHZ勺时钟脉冲信号，所以不必考虑这方面的因素。实 际上，只要各个音符间的相对频率关系不变，弹奏出来的音调听起来是不会走调 的。2 .分频系数与初
4、始值（预置数）本例设计的音乐电子琴选取12MHZ勺系统时钟频率。在数控分频器 模块中，由于数控分频器输出的波形是脉宽极窄的脉冲波，为了更好 地驱动扬声器发生，减少输出的偶次谐波分量，在到达扬声器之前需要均衡占空比，从而生成各音符对应频率的对称方波输出。这个过程 实际上进行了一次二分频，频率变为原来的二分之一，即 6MHZ因此，分频系数的计算可以按照下面的方法进行。以中音1为例，对应的频率值为523.3HZ ,它的分频系数应该为：Divider=6MHz/523.3=6*106 /523.3=11466至于其他音符，同样由上式求出对应的分频系数，这样利用程序可以轻松地得到相应的乐声。各音名对应的
5、分频系数如下表：表二各音名对应的分频系数音名中音1中音2中音3中音4中音5中音6中音7局首1分频系数(divider )1146610216910185907653681860745733由于最大的分频系数为11466,故采用14位二进制计数器已能满 足分频要求将分频系数设为0,其初始值为16383(214 -1 )即可，此时扬声器不会发声。对于不同的分频系数，加载不同的初始值即可。本实验参考王金明：Verilog HDL程序设计教程，采用差值法进行 分频。把差值作为初始值，为不同音阶的发声的来源。各音名对应的初始值如下表：表三各音名对应的初始值音名中音1中音2中音中音中音345中音中音7 高
6、音16初始值(origin)49176167728277938730956510309106503.数控分频器数控分频器是对基准频率进行分频，得到与各个音阶对应的频率输出。数控分频模块是由一个初始值可变的14位加法计数器构成，该计数器的模为214=16384,当计数器记满时，产生一个进位信号，该信号就是用作发音的频率信号。其分为预分频和脉冲展宽两部分。a)预分频assign preclk=(divider=16383)?1:0;always(posedge clk)begi nif(preclk)divider=orig in;elsedivider 二 divider+1;endb)脉冲展宽
7、(二分频)always(posedge preclk)begi nspeaker=speaker;目的是将预分频产生的占空比很小的波形进行拓宽,使得波形有足够长的高电平来驱动扬声器六、实验仿真（一）测试使用的仪器与软件仪器康芯 GW48 系列 EDA 设备-GW48-PK2实验电路图和适用范围：本实验适用模式3,其结构图如下译码器什扬声器PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40D8D7D4D3D2-DIPIO15 PIO141 PIO12FPGA/CPLD目标芯片PIO11 PIO
8、10PIO9PIO8PIO15-PIO8PIO7PIO6CLOCK0PIO5CLOCK2PIO4PIO3CLOCK5CLOCK9II llllll llllll II1 1 1 1 fIrr11 1nTroil键8键7键6键5键4键3键2键1实验电路结构PlO4O命441 . Altera 公司的 Cyclone 系列的 EP2c5T144C 芯片PIO2PIO1D16D15 HD14? D12 D11D10 D9PIO02 .康芯教学实验箱软件Quartus IIQuartus II是Altera公司的综合性PLD开发软件)支持原理图、VHDLVerilogHDL 以及 AHDLAltera
9、 Hardware Description Language )计输入等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设到硬件配置的完整 PLD设计流程Quartus II 软件得到的 RTL 级视图Me十*IT t: 3 * J见 b 陈廿4 pf一 j-f（二）测试方法注：选择模式3,此模式下按键为琴键式，适合本实验演奏1 .打开 Quartus H 软件）file-NewProjectWizard-选择程序 e_pia no2.2 . Assignment-Device- 设置芯片为 Cyclone H 系列的 EP2c5T144C83.定义管脚如下clkPIN_128in d
10、ex2PIN_3code0PIN_39in dex3PIN_4code1PIN_40in dex4PIN_5code2PIN_41in dex5PIN_6codePIN_42in dex 6PIN_7dPIN_47in dex7PIN_10in dex0PIN_1spkPIN_129L Jin dex1PIN_21LWStOertsriOLMCraLcbtAuEEyiflIB EF1-J -HKK-rUHtQfACIUfiLOU HFI.LiallFriUidfUSChtdnntnlB aal -M (rieht? e徉屈p ratup.jOQC4Wh#%a BdtS:ttr2B0U丘 dfc
11、-JM,下图为管脚定义界面1 QmtIus JI - L/StudAMadLlSirVEkpIceLfidncJ - 亡)51 j1 y R? j8EysZ. *CE?a 心.代 日 l.-fp A 呼二 Jl Wywo 11 孔1 口？八丹甲 TO It Ik =5iEf ADHeLA.位为 sit小村* p?J? Pin PlAnnvr - FA&tadjAWa 如 arn.maflEpla ? M_punc2 - nAa-cJMaws 4. JE义元成后再次编译）再执行 Programmer ,选中e_piano.sof,开始下载。下图为编译下载界面* Pvtbufi Mef(e *州
12、hteddiriMfdU RfTLihtwtiUJMiUAMMw*5.下载完成后控制按键，观察音调准确，声音清晰，数码管能够正常显示音调。七、实验总结根据老师的要求，我们先一起通过所学知识讨论了设计原理， 不懂的 问了下其他同学，最后定制出了大致计划。在具体设计过程中，我们根据步骤逐次检验，查阅了有关资料，主要包括王金明： Verilog HDL程序设计教 程以及潘松，黄继业，潘明的EDA技术实用教程在初次编写分频模块时候，使用的是比较基本的计数器分频法，编写程序后在modelsim软件中进行了仿真，发现无法观察到分频情 况。经过分析， 原因是由于分频比过大，因此在波形图中很难观察到。 而且由于预分频的占空比很小， 更难以观察到高电平。在原因找到后， 为了考察程序的性能，我们将输入频率减小。同时适当缩小分频比，这样就得到了模块仿真中的分频波形。通过此次实验，我们不仅学会了 Quartus II 软件的使用方法， 还对集成电路设计有了更深的认识， 对专业知识得到了加强。 同时认 识到了自己的不足，比如有些知识已经模糊，所以有待于复习，所谓 “温故而知新”，我们要学习的东西还很多。这次的学习将对自己以 后的研究生学习和将来的工作有很大的帮助，也是一次实践的锻炼！ 参考文献1. 王金明：Verilog HDL 程序设计教程2. 潘松，黄继业，潘明 EDA 技术实用教程3.
