《第3章XilinxISEWebPack的安裝與使用》由会员分享，可在线阅读，更多相关《第3章XilinxISEWebPack的安裝與使用（19页珍藏版）》请在金锄头文库上搜索。
1、第3章Xilinx ISE WebPACK的安装与使用3.1 课程设计目的与软件程序设计相比，基于硬件描述语言(Hardware Description Language, HDL)的数字电路设计过程要相对复杂一些。主要包括以下步骤：1） 创建设计项目，选择相应的实现器件或工艺；2） 用硬件描述语言设计硬件模块；3） 根据相应的硬件功能和模块的外部接口设计测试激励序列，产生测试程序(Test Bench)；4） 以上述测试激励序列作为模块的输入信号，模拟执行设计，以验证设计的逻辑正确性；5） 通过高级综合工具，将硬件描述语言程序转化为实际的硬件实现，同时分析器件的使用率和最大延迟；如果逻辑功能
2、不正确或者综合的结果达不到要求，则重新选择器件或者修改硬件模块。当前的电子设计自动化工具为数字电路系统的设计、开发、综合、测试等步骤提供了强大的支持。本课程设计的主要目的是通过一个基本的例子，学习Xilinx的现场可编程门阵列(Field Programmable Gate Array, FPGA)开发工具ISE的安装过程，掌握其项目管理、代码自动生成工具和测试程序自动生成工具，可以用硬件描述语言完成数字电路设计的整个流程。3.2 课程设计要求本课程设计要求掌握数字电路系统整个的开发流程，包括：1）从Internet上下载并安装Xilinx的ISE WebPACK开发包；2）通过此开发包，选择
3、相应器件并建立一个工程项目；3）使用源代码自动生成工具产生一个VHDL模块的基本框架，并完成一个异或逻辑的设计；4）使用测试程序的自动生成工具产生测试程序框架，并书写相应的测试激励；5）使用ISE自带的模拟器验证逻辑设计的正确性。3.3 ISE WebPACK的安装Xilinx公司提供的ISE WebPACK是当前业界唯一可以免费使用的FPGA开发工具，通过该工具可以完成数字电路设计、模拟、验证、综合和FPGA的配置。可以访问http:/ WebPACK。本节以ISE WebPACK 8.1版作为使用的基本介绍。启动WebPACK安装程序WebPACK_81i_SFD.exe后，自动解压缩运行
4、安装程序。图3-1 ISE WebPACK的自动解压缩过程解压缩完毕后自动进入安装程序。下图界面是选择安装目录。图3-2 ISEWebPACK的安装选择安装目录设置完安装目录和相应选项后，进入安装界面。图3-3 ISEWebPACK的安装界面安装结束后，在Windows系统中选择“开始”-“程序”-”Xilinx ISE 8.1i”-”Project Navigator”程序运行。图3-4 ISEWebPACK的启动双击桌面上的图标也可启动ISE。3.4 创建项目启动ISE后可以完成一个项目的创建过程：打开”File”下拉菜单，选择”New Project”命令。图3-5 ISEWebPACK
5、的项目创建进入创建项目窗口后，输入项目名称“first_VHDL”，选择项目所在目录（这里选择的是“F:work”）。ISE会自动创建“F:/work/first_VHDL”目录，并将项目所有的文件存储在此目录中。按“Next”按钮进入下一个窗口。图3-6 ISEWebPACK的项目创建输入项目名和选择目录下一个窗口为器件选择，按每个输入框右边的按钮可以进行选择，如下图所示：图3-7 ISEWebPACK的项目创建选择器件在本例中，选择的器件族(Family)是Virtex4，类型(Device)是XC4VLX25，封装(Package)是SF363，速度(Speed)是-10类型，综合工具(
6、Synthesis Tool)是XST，模拟器(Simulator)是ISE Simulator (VHDL/Verilog)，以下选择框保持缺省状态。选择后的器件窗口如下图所示。按”Next”按钮进入下一个窗口。图3-8 ISEWebPACK的项目创建器件配置下一个窗口是创建新文件窗口，如下图所示。可以在这里为项目创建文件，也可以在后续的过程中创建。这里暂时不创建新文件，按”Next”按钮进入下一个窗口。图3-9 ISEWebPACK的项目创建创建新文件下一个窗口为加入已有文件窗口。如果已有文件可以供项目使用，则按”Add Source”按钮选择加入。这里直接按”Next”按钮进入下一个窗口
7、。图3-10 ISEWebPACK的项目创建加入已有文件下一个窗口是项目总结窗口，如下图所示。如果检查设置无误，则直接按”Finish”按钮，完成创建项目的过程。图3-11 ISEWebPACK的项目创建项目情况汇总3.5 输入源程序本例子将设计一个2输入异或电路，其中输入分别命名为a和b，输出命名为x。下面使用ISE的自动代码生成功能。双击左边”Process”窗口中的”Create New Source”命令，如下图所示。Create New Source图3-12 输入源程序创建新文件弹出创建代码的窗口，如下所示。在左侧列表框中单击”VHDL Module”。在文件名框中输入文件名字”f
8、irst_VHDL”。单击”Next”按钮。图3-13 输入源程序选择新文件的类型和名称下一个窗口建立输入和输出信号。在本例中，输入在”Port Name”中分别输入三行：a, b和x。通过点击方向框右侧按钮可以选择信号输入或输出方向。其中a, b的方向(Direction)为输入(in)，x的方向为输出(out)。图3-14 输入源程序确定输入和输出信号下一个窗口显示了此文件的总结信息，包括文件名，所在目录，模块名，输入/输出信号列表等信息。如果核查无误的话，按”Finish”按钮结束文件创建。图3-15 输入源程序源程序情况汇总ISE将自动创建一个VHDL文件的框架，文本显示在右侧窗口中。
9、左侧的”source”窗口则显示了本项目已经加入了此文件，如下图所示。图3-16 输入源程序代码自动产生下列代码是ISE自动产VHDL模块框架（删除了开始的注释）。现在可以在begin和end Behavioral之间加入自己的代码：x=a xor b;（图中带下划线的内容）。library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity first_VHDL is Port ( a : in STD_LOGIC; b : in STD_LO
10、GIC; x : out STD_LOGIC);end first_VHDL;architecture Behavioral of first_VHDL isbeginx a,b = b,x = x);tb : PROCESSBEGINwait for 100 ns;a=0;b=1;wait for 100 ns;a=1;b=0;wait for 100 ns;a=1;b=1;wait for 100 ns;wait; - will wait foreverEND PROCESS;END;图3-23 电路测试自动产生的测试激励程序在此测试程序中，a, b初始输入均为0。在100ns后，a, b
11、输入分别为0和1；信号维持100ns后，a, b变为1和0；最后，a, b 输入均为1。单击”Process”窗口中Xilinx ISE Simulator左侧的”+”，使其展开，并双击下面的”Simulate Behavioral Model”，如下图所示，系统开始模拟。图3-24 电路测试启动模拟器模拟结束后，在右侧窗口会产生一个模拟的时序图(Simulation)，如下图所示：图3-25 电路测试模拟器输出仔细分析该图，可以发现，在100ns以前a, b的输入信号为0，x输出为0；在100到200ns之间，a, b的输入分别为0和1，x输出为1，在200到300ns之间，a, b的输入分别为1和0，x的输出为1；在400ns以后，a, b的输入均为1，x输出为0。这与原先在程序中的设定是一致的。3.7 综合报告ISE可以对设计文件进行高级综合。通过高级综合可以得到设计的一些基本
