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1、一、课题的任务和要求二、总体方案设计2.设计方案比较1. 设计思路1方案一本系统承受可掌握的计数、锁存、译码显示系统，石英晶体振荡器及多级分频系统，带衰减器的放大整形系统和闸门电路四局部组成。由晶体振荡器，多级分频系统及门控电路得到具有固定宽度 T 的方波脉冲做门控信号，当门控信号到来，闸门开启，周期为 TX 的信号脉冲和周期为 T 的门控信号相与通过闸门，在闸门输出端产生的脉冲信号送到计数器，计数器开头计数，知道门控信号完毕，闸门关闭。单稳 1 的哲态送入锁存器的使能端，锁存器将计数器结果锁存，计数器停顿计数并被单稳 2 的暂态清零。假设取闸门的时间 T 内通过闸门的信号脉冲个数为 N，则锁
2、存器中的锁存计数。测量频率可直接从数字显示器上读出。（2） 方案二纯硬件的实现方法，系统承受由时基电路、放大整形电路、规律掌握电路和数码显示器四局部组成。时基电路的作用是产生一个标准时间信号高电平持续时间为 1s，经过三极管与 555 构成的施密特整形电路放大整形，由 74LS90 十进制计数器和 74LS273 锁存器将所测的频率传给数码管，显示出来。（3） 方案比较方案一和方案二均可实现课题要求，且方案二可依据闸门时间选择量程范围。而且方案二最大的特点就是全硬件电路实现，电路稳定性好、精度高、没有繁琐的软件调试过程，大大的缩短了测量周期。依据实际试验现有的器件及我们所把握的学问层面，我们选
3、择承受方案二。3.Xx 电路原理框图数字频率计的原理框图掌握电路正弦波放 大 整矩形波自检闸计锁译显门数存码示器器器器0.001s1s多谐振荡器10进制分频器图 1-1 数字频率计原理框图4Xx 电路原理图1 总电路图图 3-6-1 整体电路图三、单元电路设计1. xx 电路工作原理1. 放大整形电路1电路分析：对信号的放大功能由三极管构成放大电路来实现，对信号整形的功能由施密特触发器来实现。施密特触发器电路是一种特别的数字器件， 一般的数字电路器件当输入起过肯定的阈值，其输出一种状态，当输入小于这个阈值时，转变为另一个状态，而施密特触发器不是单一的阈值，而是两个阈值，一个是高电平的阈值，输入
4、从低电平向高电平变化时，仅当大于这个阈值时才为高电平，而从高电平向低电平变化时即使小于这个阈值，其仍看成为高电平，输出状态不这；低电平阈值具有一样的特点。3 时基电路设计图 3-1-1 放大整形电路原理图1原理：脉冲形成电路的作用是将待测信号(如正弦波,三角波或者其它呈周期性变化的波形)整形变成计数器所要求的脉冲信号,其周期不变。本电路承受由555 定时器所构成的施密特触发器，4 位十进制数显示;时基电路由 555 定时器及分频器组成, 555 振荡器产生脉冲信号,经分频器分频产生的时基信号,其脉冲宽度分别为: 1s, 0.1s;当被测信号的频率超出测量范围时,报警.电路原理图如下所示。图 3
5、.1 脉冲形成电路图下边分频电路图 3.2 分频电路74160，是一个 4 位二进制的计数器，它具有异步去除端与同步去除端不同的是，它不受时钟脉冲掌握，只要来有效电平，就马上清零，无需再等下一个计数脉冲的有效沿到来。具体功能如下：1. 异步清零功能只要CR 的非有效电平到来，无论有无 CP 脉冲，输出为“0。”在图形符号中，CR 的非的信号为 CT=0，假设接成七进制计数器，这里要特别留意， 掌握清零端的信号不是 N-16，而是 N7状态。其实，很简洁解释，由于异步清零端信号一旦消灭就马上生效，如刚消灭 0111，就马上送到CR 的非端，使状态变为 0000。所以，清零信号是格外短暂的，仅是过
6、度状态，不能成为计数的一个状态。清零端是低电平有效。2. 同步置数功能当LD 的非为有效电寻常，计数功能被制止，在 CP 脉冲上升沿作用下 D0D3 的数据被置入计数器并呈现在 Q0Q3 端。假设接成七进制计数器，掌握置数端的信号是 N7状态，如在 D0D3 置入 0000，则在Q0 Q3 端呈现的数据就是 0110。3.3 移位存放器图 3.3 移位存放电路74LS194 移位存放器的掌握输入端 S1 和 S0 是用来进展移位方向掌握的，S0 为高电寻常，移位存放器处于向左移位的工作状态，二进制数码在 CP 脉冲的掌握下由高到低逐位移入存放器，因此可以实现串行输入；在 S1 为低电寻常，移位
7、存放器处于向右移位的工作状态，二进制数码在 CP 脉冲的掌握下逐位移出存放器(低位在前，高位在后)。在串行输入、并行输出的转换中，假设将四位二进制数码全部送入存放器内四位存放器。由于每个 CP 脉冲移位存放器只移一位，四位二进制数码需要四个 CP 脉冲。但假设四位二进制数码还含有其它检验码(如奇偶校验码)，则总数码有几位就需要几个 CP 脉冲。时基电路由两局部组成: 如图 3-2-1 所示，第一局部为 555 定时器组成的振荡器(即脉冲产生电路),要求其产生 1000Hz 的脉冲.振荡器的频率计算公式为:f=1.43/(R1+2*R2)*C),因此,我们可以计算出各个参数通过计算确定了 R1
8、取 430 欧姆,R3 取 500 欧姆,电容取 1uF.这样我们得到了比较稳定的脉冲。在 R1 和 R3 之间接了一个 10K 的电位器便于在后面调整使得 555 能够产生格外接近1KHz 的频率。如图 3-2-2 所示，其次局部为分频电路,主要由 4518 组成4518 的管脚图，功能表及波形图详见附录，由于振荡器产生的是 1000Hz 的脉冲,也就是其周期是 0.001s,而时基信号要求为 0.01s、0.1s 和 1s。4518 为双 BCD 加计数器，由两个一样的同步 4 级计数器构成，计数器级为 D 型触发器，具有内部可交换 CP 和 EN 线，用于在时钟上升沿或下降沿加计数，在单
9、个运算中，EN 输入保持高电平，且在CP 上升沿进位，CR 线为高电寻常清零。计数器在脉动模式可级联，通过将 Q连接至下一计数器的 EN 输入端可实现级联，同时后者的 CP 输入保持低电平。如图 3-2-4 所示，555 产生的 1kHz 的信号经过三次分频后得到 3 个频率分别为 100Hz、10Hz 和 1Hz 的方波。图 3-2-1 振荡器原理图图 3-2-2 分频电路原理图3 闸门电路设计1原理如图 3-3 所示，通过 74151 数据选择器来选择所要的 10 分频、100 分频和1000 分频。74151 的CBA 接拨盘开关来对选频进展掌握。当 CBA 输入 001 时 74151
10、 输出的方波的频率是 1Hz；当 CBA 输入 010 时 74151 输出的方波的频率是 10Hz； 当 CBA 输入 011 时 74151 输出的方波的频率是 100Hz；这里我们以输出 100Hz 的信号为例。分析其通过 4017 后消灭的波形图4017 的管脚图、功能表和波形图详见附录。4017 是 5 位计数器，具有 10 个译码输出端，CP，CR，INH 输入端， 时钟输入端的施密特触发器具有脉冲整形功能，对输入时钟脉冲上升和下降时间无限制，INH 为低电寻常，计数器清零。100Hz 的方波作为 4017 的 CP 端，如图3-3，信号通过 4017 后，从 Q1 输出的信号高电
11、平的脉宽刚好为 100Hz 信号的一个周期，相当于将原信号二分频。也就是 Q1 的输出信号高电平持续的时间为 10ms， 那么这个信号可以用来导通闸门和关闭闸门。图 3-3-1 闸门电路原理图4 掌握电路设计1电路分析 ：掌握电路需要掌握几个模块。包括计数电路，锁存电路，和译码显示电路。通过产生掌握信号掌握所要掌握的模块，同时会产生清零信号和锁存信号，使显示器显示的测量结果稳定。（1） 计数电路3、计数器与分挡电路计数器的形式较多，由于设计中计数器数值由七段 LED 显示，应承受十进制计数器。由于承受 3 位显示，至少使用三个十进制计数器。分挡电路有 HZ、KHZ 两挡，可以使用秒脉冲、毫秒脉
12、冲做闸门信号， 也可以加长计数器位数，显示时使用多路开关选择低位、高位实现分挡。74160 的去除端是异步的。当去除端/MR 为低电寻常，不管时钟端 CP 状态如何，即可完成去除功能。74160 的预置是同步的。当置入掌握器/PE 为低电寻常，在 CP 上升沿作用下，输出端 Q0 Q3 与数据输入端 P0 P3 全都。对于54/74160，当 CP 由低至高跳变或跳变前，假设计数掌握端 CEP、CET 为高电平， 则/PE 应避开由低至高电平的跳变，而 54/74LS160 无此种限制。74160 的计数是同步的，靠 CP 同时加在四个触发器上而实现的。当 CEP、CET 均为高电寻常，在 CP 上升沿作用下 Q0Q3 同时变化，从而消退了异步计数器中消灭的计数尖峰。对于 54/74160，只有当CP 为高电寻常，CEP、CET 才允许由高至低电平的跳变，而 54/74LS160 的 CEP、CET 跳变与 CP 无关。74160 有超前进位功能。当计数溢出时，进位输出端TC输出一个高电平脉冲，其宽度为 Q0 的高电平局部。在不外加门电路的状况下，可级联成N 位同步计数器。对于54/74LS160，在 CP 消灭前，即使 CEP、CET、/MR 发生变化，电路的功能也不受影响。3-4-1 计数电路原理图（2） 锁存/译码电路
