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1、实验1原理图输入设计8位全加器一、实验目的：熟悉利用Quartusll的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。二、原理说明：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。三、实验内容：1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真。2：建立一个更高的原理图设计层次，利用以上获得的1位全加器构成
2、8位全加器，并完成编译、综合、适配、仿真和硬件测试。四、实验环境：计算机、Quartusll软件。五、实验流程：实验流程：根据半加器工作原理，建立电路并仿真，利用半加器构成一位全加器，建立电路并仿利用全加器构成8位全加器，并完成编译、综合、适配、仿真。图1.1实验流程图六、实验步骤：11.根据半加器工作原理建立电路并仿真，并将元件打包。(1)半加器原理图：(2)综合报告:图1.3综合报告:(3)功能仿真波形图4：图1.4功能仿真波形图时序仿真波形图:210.1UE3.Oos30.0us50.1ue6D.0tie70.0heBJ.Dos图1.5时序仿真波形图仿真结果分析：sout为和信号，当a=
3、1,b=0或a=0,b=1时，和信号sout为1,否则为0当a=b=1时，产生进位信号，及cout=1。(4)时序仿真的延时情况:3#图1.6时序仿真的延时情况(5)封装元件:图1.7元件封装图2.利用半加器构成一位全加器，建立电路并仿真，并将元件封装。(1) 全加器原理图如图：图2.1全加器原理图(2) 综合报告：4FLtrivStatusQiiiii-tusIIVerzionRevizioillliiineTciplevelEntityNiiineF：-uTiilyMettimingrequiremerLtzTotallogiceLementsTotalcombin：itiorL：alfu
4、nctioneDtsdicatedlogicregistsrsTotalregieterzTotalpinsTotalvirtualpinsTotalmemurybiteErTitinddHiiMul+iplifejr9hi+色.总間邑nt兮TotalFLLeDevicsTimingSuccessful一TueMay1412:58:2320138.0Build21505/29/2008SJFullVerzionproject2project2CyclcmeIIYes2/4.608(1%)2/4.608(1%)0/4_.608(0U)05/89(6%)00/11808CO%)0/26(0%)0/
5、2(0%)EF2C5T144C6Final图2.2综合报告(3) 功能仿真波形图:图2.3功能仿真波形图时序仿真波形图：图2.4时序仿真波形图仿真结果分析：cin为来自低位的进位，sum=aorborcin,即：当a，b，cin中有一位为高电平1或者三位同时高电平为1，则sum=l,否则sum=0；当a,b,cin有两位或者三位同为高电平1时，产生进位信号cout=1。(4) 时序仿真的延时情况：(5) 封装元件:图2.5时序仿真的延时情况图2.6元件封装图3.利用全加器构成8位全加器，并完成编译、综合、适配、仿真。(1)8位全加器原理图：图3.18位全加器原理图(2)综合报告:6Succes
6、sful-TueMay1413:34:4020138.0Build21505/2/2008SJFullVisionproject3project3CycloneII14/l&QSl已迅LbLtipLiET9一bi.tHilsrTierLtsTotalPLLDeviceTiffiiTL图3.2(3)功能仿真波形图：图3.3功能仿真波形图时序仿真波形图：图3.4时序仿真波形图仿真结果分析：八位全加器，和S分别与A,B对应。当来自第七位的进位信号为1、A的最高位和B的最高位三者有两个位高电平1时，则产生进位信号CO=T。（图中用十进制数表示）F*直】吕七亡丁已dFrTi已tpdtco1th|Cust
7、urTiDelaysSlackRequiredP2PTimeActualP2PTimeFromTo1N/ANone13.617nsA0S52N/ANone13.594带B1S53N/ANone13.076nsA1S54N/ANone13.013A0S65N/ANone12.990nsB1S66N/ANone12.599阳A0S37N/ANone12.576nsB1S38N/ANone12.472阳A1S69N/ANone12.OSSnsA1S310N/ANone11.093附A5S511N/ANone11.882nsA3S512N/ANone11.624nsA0Sl13N/ANone11.61
8、9nsA0S4UN/ANone11.603nsB1S115N/ANone11.596nsB1S416N/ANone11.306nsA6S617N/ANone11.293nsA5S610N/ANone11.286nsB4S519N/ANone11.270nsA3S620N/ANone11.123nsA4S521N/ANone11.089nsA1S122N/ANone11.07SnsA1S423N/ANone10.86SnsA3S324N/ANone10.774nsB5S525N/ANone10704nsA0S026N/ANone10.6S2nsB4S627N/ANone10.612nsB6S62
9、8N/ANone10.5S9nsA7CO29N/ANone10.519nsA4S630N/ANone10.4S9nsBRCO31N/ANone10.297nsA7SF32N/ANone10.244nsA0SR33N/ANone10.22SnsB7SR34N/ANone10.221nsB1SR35N/ANone10.164阳B5S636N/ANone9.8S4nsA3SN37N/ANone9.703nsA1S238N/ANone9.290nsB4S439N/ANone9.125nsA4S440N/ANone9.021nsB2S541N/ANone3.958nsB0S542N/ANone8.640
10、nsA2S543N/ANone3.417nsB2siei44N/ANone8.354nsB0S645N/ANoneS.036nsA2S646N/ANone8.003nsB2S3图3.5(1)时序仿真的延时情况947N/ANone7.998nsB3S540N/ANone7.940nsB0S349N/ANone7.622nsA2S350N/ANone7.394nsB3S651N/ANone7.023nsB2S452N/ANone6.981nsB3S353N/ANone6.976nsB0S154N/ANone6.960nsBDS455N/ANoneG.G42nsA25456N/ANone6.222nsB0lS0157N/ANone6.000nsB3S458N/ANo
