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1、FPGA原理与设计 超大规模集成(VeryLargeScaleIntegration：VLSI)电路是一种将大量晶体管组合到单一芯片的集成电路，其集成度大于大规模集成电路。 计算机里的控制核心微处理器就是超大规模集成电路的最典型实例。数字集成电路分类FPGA设计流程FPGA设计方法 层次化设计是VLSI设计中最广泛使用的方法，硬件描述语言是VLSI系统设计中开展层次化设计的理想工具。 自顶向下的设计：一个系统的描述可以从最高抽象的结构依此向下到达最基本的逻辑门或者开关。PLD PLD:ProgrammableLogicDevices 可编程逻辑器件(PLD)是近几年来大规模集成电路发展最快的产
2、品。PLD将在今后相当长的时间内发挥更广泛作用。 PLD的应用将大大简化大规模集成电路设计流程，缩短设计周期，同时设计成本和制造成本将进一步降低。PLD设计 以计算机为工作平台，以相关设计软件工具为开发环境，以硬件描述语言HDL为设计语言，以PLD器件为载体，以ASIC或者SOC芯片为设计目标的电子产品自动化设计过程。学好PLD设计的几个要求1. 要熟悉PLD器件的内部结构，要了解可编程逻辑器件的基本原理2. 要了解层次化的设计思想，在了解PLD器件硬件结构基础上了解综合的意义。3. 要了解PLD设计的服务对象。4. 数字逻辑知识是根本。FPGA原理与设计课程安排 PLD器件介绍 开发平台介绍
3、：MAXPLUSII HDL硬件设计语言介绍：VHDL VHDL语言深入介绍 CPLD/FPGA器件相关硬件电路介绍 实验 20世纪70年代，熔丝编程的PROM和PLA器件是最早的可编程逻辑器件。 20世纪70年代末，对PLA进行改进，推出了PAL器件。 20世纪80年代初，发明了电可擦写的GAL器件。 20世纪80年代中期，Xilinx公司提出了现场可编程的概念，推出了第一片FPGA。 20世纪80年代末，Lattice公司推出了系列CPLD器件。 20世纪90年代后期，可编程器件集成电路技术进入了飞速发展阶段，可用逻辑门数超过百万，并出现了内嵌复杂功能的模块（如加法器，乘法器，RAM，CP
4、U，DSP，PLL）。PLD器件的发展历程生产PLD器件的主要企业 Lattice公司：ispLSI、ispMACH等CPLD系列以及EC、ECP等FPGA系列。 Xilinx公司：CoolRunner、XC9500等CPLD系列以及XC4000、Spartan以及Virtex等FPGA系列。 Altera公司：MAX、FLEX、APEX、ACEX，Cyclone以及MAX2，Cyclone2系列 Actel公司：三大可编程逻辑器件公司样片PLD器件分类 从集成度区分：低密度PLD器件和高密度PLD器件。 从编程结构上区分：“与-或阵列”式和“SRAM查找表”式 从编程工艺上区分：熔丝型，反熔
5、丝型，EPROM型，EEPROM型，SRAM型和FLASH型PLD器件结构介绍 低密度PLD器件结构介绍 CPLD器件结构介绍 FPGA器件结构介绍与或阵列常用门电路在PLD中的表示法(a)与门；(b)或门；(c)输入缓冲器；(d)三态输出缓冲器；(e)非门基本PROM结构基本PLA结构基本PAL结构基本GAL结构GAL器件宏单元结构低密度PLD器件比较高密度PLD器件 CPLD FPGAAltera的MAX7000系列主要包括 逻辑阵列块(LogicArrayBlockLAB) 宏单元(MacroCell) 扩展/并行乘积项 可编程连线阵列(ProgrammableInterconnectA
6、rrayPIA) IO控制块AlteraMAX7000系列结构图4个相似的逻辑阵列块LAB（Logic Array Block）每个LAB中有16个宏单元此芯片有64个宏单元可编程的I/O控制块可控制每个I/O引脚单独为三种工作方式：输入、输出和双向芯片内部的所有单元都是通过内连矩阵PIA连接起来主要组成：LAB逻辑阵列块PIA可编程内联 矩阵I/O控制块可编程内连矩阵PIA（ProgrammableInterconnectionArray）PIA信号来源:专用输入引脚I/O引脚宏单元的输出编程单元：它控制两输入端的与门是否传送对应的PIA信号去LAB，实现软开关作用。I/O控制块每个I/O引
7、脚允许三种工作方式：1.输入方式2.输出方式3.双向工作方式三态门有多种使能信号，使三态控制更灵活。这些信号包括：Vcc，GND，I/O信号，宏单元信号输出，及专用输入信号。使能信号选择矩阵三态缓冲GlobalClockGlobalClear36 个可编程互连信号16个扩展乘积项去 I/O控制块7000 有两个全局时钟乘积项选择矩阵VCCDENAPRnCLRnQ清零信号Clock使能控制端可旁路寄存器共享逻辑的扩展来自其他逻辑单元的并行扩展去 PIA可编程寄存器宏单元（MacroCell）宏单元模块组成:与逻辑阵列乘积项选择矩阵可编程寄存器“与逻辑阵列”实现组合逻辑函数中的乘积项。每个宏单元提
8、供5个乘积项。它与GAL的宏单元相比，信号中增加了16根扩展乘积项，大大增强了实现组合函数的能力。“乘积项选择矩阵”用于分配乘积项：1.到或门和异或门实现组合函数2.到宏单元触发器的辅助输入端：清除端（Clear）置位端（Preset）时钟端（Clock）“可编程寄存器”使EPLD宏单元中的触发器比GAL的功能更强、更灵活：1.可编程实现D、T、JK或RS触发器2.可编程时钟控制方式3.可编程异步、同步时序电路扩展乘积项,包括共享扩展乘积项和并联扩展乘积项1.共享扩展乘积项：功能：大多数逻辑函数由5个乘积项之和就可以实现。这样用一个宏单元即可。对于复杂的逻辑函数，需要附加乘积项能实现。共享扩展
9、乘积项是由每个宏单元提供一个未投入使用的乘积项。每个LAB有16个宏单元，因此有16个共享扩展乘积项。共享扩展项为同一LAB内的任意或全部宏单元共享。2.并联扩展乘积项：并联扩展乘积项是一些宏单元没有使用的乘积项可以分配到邻近单元使用。使有的宏单元最多可达20个乘积项，而这其中5个乘积项由本宏单元提供，其他15个并联扩展乘积项是由邻近的宏单元提供的。并联扩展乘积项的传送通道Altera的FLEX10K系列主要包括 嵌入式阵列块（EAB） 逻辑阵列块（LAB） 逻辑单元(LE) 快速通道（FT） I/O单元FPGA基本结构AlteraFLEX10K系列结构图IO结构（IOE）AlteraMAXFLEX10K系列逻辑单元（LE）查找表结构（LUT）特性CPLDFPGA结结构工艺艺乘积项结积项结 构查查找表加寄存器结结构触发发器数量少多规规模和复杂杂度规规模小，复杂杂度低规规模大，复杂杂度高时时延Pin-Pin延时时固定Pin-Pin延时时不可预预测测编编程灵活性灵活性小灵活性大功耗大小编编程方式基于EEPROM或者FLASH编编程，掉电电信息不丢丢。基于SRAM编编程，掉电电信息丢丢失。保密性好差成本低高CPLD和FPGA器件的比较教材和推荐参考书VHDL教程（巴斯克尔）EDA技术与VHDL（潘松）VHDL实用教程 （潘松）
