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1、“系统集成电路设计”课程Verilog HDL实验教程（学校内部教材，切勿外传） 上海大学 通信与信息工程学院2012.10.16目录实验一基于ISE软件实验平台的源代码输入设计方法1一、实验目的1二、实验原理1三、实验步骤2四、实验报告11实验二基于ISE软件实验平台的原理图输入设计方法12一、实验目的12二、实验的硬件要求（这部分与实验三衔接，本实验中暂不具体考虑）12三、实验内容（这部分与实验三衔接，本实验中暂不具体考虑）12四、实验原理12五、实验步骤15六、实验报告20实验三 逻辑设计与VIRTEX-II PRO FPGA的配置21一、实验目的21二、实验的硬件要求21三、实验内容2
2、1四、实验源程序21五、实验步骤（以排队优先级程序为例）24六、实验扌艮告32实验四基于CHIPSCOPE的触发器功能模拟实现33一、实验目的33二、实验原理33三、实验步骤34四、实验报告47实验五扫描显示电路的驱动48一、实验目的48二、实验内容48三、实验原理48I四、实验步骤49五、实验扌艮告49实验六60秒计数器的设计50一、实验目的50二、实验原理50三、实验步骤52四、实验扌艮告60实验七数字钟的设计61一、设计要求（数字钟的功能）61二、实验目的61三、实验原理61四、实验内容61五、实验步骤66六、考核要求93实验八字符发生器的设计94一、实验目的94二、实验原理94三、实验
3、步骤96四、实验报告96附录A VIRTEX-II PRO(V2-PRO)开发系统介绍97一、VIRTEX-II PR0(V2-PR0)系统开发板97三、实验配件 98,、轨件1 11可丿 .9四、可能涉及的管脚定义100五、ISE设计流程101六、英文缩略语及部分原语101附录B WINDOWS2000T开发系统的驱动103II实验一基于ISE软件实验平台的源代码输入设计方法实验一 基于ISE软件实验平台的源代码输入设计方法(Xinlinx ISE 10.1基于波形测试法的仿真)一、实验目的1.通过一个简单的38译码器设计，掌握基于ISE软件实验平台实现逻辑电路源代码输 入的设计方法。2.掌
4、握逻辑电路的仿真测试方法。3.初步了解可编程器件设计的全过程。二、实验原理实验源程序*方法一：module three_eight (a,b,c, d0,dl,d2,d3,d4,d5,d6,d7); input a,b,c; outputdO,d 1 ,d2,d3,d4,d5,d6,d7; reg dO,d 1 ,d2,d3,d4,d5,d6,d7; always (a or b or c) begin case (a,b,c) 3b000:dO,d 1 ,d2,d3,d4,d5,d6,d7=8b00000001; 3b001: dO,d 102,d3,d4,d5,d6,d7 =8 b0000
5、0010;3& #039;b010: dO,d 1 ,d2,d3,d4,d5,d6,d7 =8b00000100;3b011: dO,d 1 ,d2,d3,d4,d5,d6,d7 =8 b00001000;3b 100: dO,d 1 ,d2,d3,d4,d5,d6,d7二 8& #039;b00010000;3& #039;b 101: dO,d 1 ,d2,d3,d4,d5,d6,d7 =8b00100000;3bll0:d0,dl,d2,d3,d4,d5,d6,d7=8 b01000000;3bl 11:dO,d 1 ,d2,d3,d4,d5,d6,d7 =8b 10000000; en
6、dcase end endmodule 1实验一基于ISE软件实验平台的源代码输入设计方法*方法二:module three_eight (datain,dataout); input 2:0 datain; output 7:0 dataout; reg 7:0 dataout; always (datain) begin case (datain) 3b000: dataout二8b00000001;3b001: dataout =8b00000010; 3b010: dataout =8b00000100; 3b011: dataout =8b00001000;3bl00: dataou
7、t =8b00010000; 3bl01: dataout=8b00100000; 3bll0: dataout =8b01000000; 3bl 11: dataout 二8b 10000000; endcase end endmodule注：方法一在管脚的分配上很清晰，方法二在整体上更清晰；三、实验步骤1 软件启动：打开xilinx ISE10.1软件(如图1所示)。图1.1进入xilinx ISE 10.1 界面 2实验一基于ISE软件实验平台的源代码输入设计方法2.新工程的建立：(1)点击 FILENEWProject/ ,弹出新建工程对话框中的工程名称中输入test,在project
8、 location中点击，把工程放到目标目录，选择工程源文件为HDL类型（如图1.2所示 ）o图2：利用ISE10.1新建工程对话框 图1.2进入xilinxISE10.1界面点击Next,选择所使用的芯片类型及综合、仿真工具，按照实验板上FPGA芯片选 择芯片类型为Virtex2P,设备为XC2VP30,封装为FF896,芯片速度为7 （此标定 数越大，速度越快），指定综合工具辺XST （VHDL/Verilog）仿真工具为ISE Simulator（VHDL/Verilog）（如图 1.3所示）。图 1.3新建工程器件属性配置表3实验一基于ISE软件实验平台的源代码输入设计方法（3）点击O
9、k,可选择新建源代码文件，在本实验中可直接跳过，点击Next （如图1.4所 示）。下一页用于添加已有代码（如图1.5所示）,如果没有源代码则单击Next进 入最后一页（如图1.6所示），单击Finish后，完成一个完整的工程的建立。图1.4选择源代码文件图1.5添加已有代码图1.6建立完整工程4实验一基于ISE软件实验平台的源代码输入设计方法3、Verilog HDL代码的输入 （1）在工程管理区任意位置点击右键，在弹出的菜单中选择NewSource命令（如图1.7所示）,弹出对话框（如图1.8所示）。图1.7建立新源文件图1.8建立新Verilog源文件（2）在左侧列表中选择代码类型Ver
10、ilog Module,在File name中填入代码名称 three_eight （如图1.8所示），点击Next进入端口定义对话框。可以龜前定义端口，也可以住也过此步，在程序内部定义（如图1.9所示）。完成后 点击Finish结束（如图1.10所示）。5实验一 基于ISE软件实验平台的源代码输入设计方法图1.9端口定义界面图110添加新源文件完成（4）将编写的38译码器（木实验应用第二种方法）的Verilog语言写入源文件编辑区（ 如图1.11所示），并保存。注意界而右下侧的窗口选择栏。工程管理区过程管理区源文件编辑区输出信息显示区图111 xilinx ISE10.1主界面6实验一基于I
11、SE软件实验平台的源代码输入设计方法4、基于Xilinx XST的综合 综合工具XST介绍：所谓综合，就是将HDL语言、原理图等设计输入翻译成由与、 或、非门和RAM、触发器等基本逻辑单元的逻辑连接（网表），并根据日标和要 求（约束条件）优化生成逻辑连接，生成NGC、NCR及LOG文件。（1） 点击工程管理区的工程文件three_eight.v,打开过程管理区中的Symthesize-XST b 拉菜单，双击CheckSyntax （检查语法），可检奁Verilog代码中的语法错误，若无错误,输出信息显示 区显示Success （如图1.12所示）。图1.12语法检查双击ViewSynthes
12、isReport可进行综合，并可在源文件编辑区产生综合报告（如图1.13所示）。本步骤 工作也可以通过直接双击“Synthesize-XSF睞完成。图1.13建立仿真报告图1.14查看RTL级或元件级结构图双击View RTLSchematic （查看RTL级原理图）或View TechologySchematic （查看元件级结构图），查看综合结构是否按照设计意图来实现电路（ 如图1.14所示）。7 实验一 基于ISE软件实验平台的源代码输入设计方法5、基于波形测试法的仿真 在工程管理区右上角的下拉菜单中选择BehavioralSimulatio （n行为仿真（）如图1.15所示）。图1.1
13、5选择行为级仿真在工程管理区空白处点击右键，选择New Source （如图1.16所示）。图1.16建立新源文件 选择Test BenchWaveform,并将此测试文件命名为decodero （如图1.17所示）。图1.17建立新波形源文件8实验一基于ISE软件实验平台的源代码输入设计方法（4）点击Next （如图1.18所示）。图1.18选择添加至Uthree_eight工程点击Finish （如图1.19所示）。图1.19建立新波形源文# （6）设置时序初始化窗口（如图120所示）。由于此译码器为组合逻辑，无时序，在C1 ock Information区域定义为CombinatiorT
14、选项，并按图1.20设置时钟参数。图1.20设置波形参数窗口 9实验一基于ISE软件实验平台的源代码输入设计方法（7）时钟参数设置后，点击Finish完成设置，出现下图波形（如图1.21所示）。 图1.21波形图设置datain的触发波形（点击绿色部分可设置波形），实现对译码器输入波形的模 拟（如图1.22所示）。最后保存，产生decoder.tbw文件。图1.22波形设置图在工程管理区选择decoder（decoder.tbw）,如图1.23所示。在过程管理区ProcessesWXilinx ISE Simulator” 目录卞双击Simulate BehavioralModel （仿真行为模式），如图1.24所示。图1.23选择.tbw型文件图1.24选择仿真行为模式10实验一基于ISE软件实验平台的源代码输入设计方法（10） 观察输出波形（如图1.25所示）。图1.25仿真结果摹笛楸石?1写出本次实验的实验目的。2.实验流程总结，画出本实验的进行步骤流程图。3. 将本
