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1、Xilinx FPGA DDS IP Core 实验总结、实验平台硬件环境. WIN7旗舰版64位 开发软件：ISE Design Suite 14.6 版本 仿真软件：Modelsim SE-64 10.0c 版本 辅助工具:Matlab 2014a版本、DDS原理DDS模块的输出频率是系统工作频率,相位累加器比特数N以及频率控制字K三者的一个函数，其数学关系如下:它的频率分辨率，即频率的变化间隔为2三、ISE软件中DDS IP Core的调用与配置新建一个DDS的IP Core以后，第一页如下图:各个参数的说明如T: 、Configuration Option：配置选项，可选择相位生成器或
2、者正弦余弦逻辑单元， 或者都选上。 、System Clock：指DDS IPCore的工作时钟,这里我选的50MHz。 、Number of Channels：指输出通道数，如果这项的值力N，则每通路的采祥率 为 System Clock 的 1/N。 、Spurious Free Dynamic Range：指的是旁瓣抑制比，其数值为输出数据位宽的6倍。 、Noise Shaping：指的是噪音抑制功能，当 SFDR (Spurious Free Dynamic Range) 的需求高于80dB时建议开启。点击“Next”进入FFT IP Core设置的第二页，相关参数如下图：DDS IP
3、 Core的常用端口信号说明如下： 、CLK:输入信号，DDS模块的工作时钟，对DDS输出信号的频率和频率分辨率 有很大的影响。也是IP Core配置界面第一页中的System Clock。 、REG_SELECT：寄存器功能选择信号，当其为0时DATA的数值控制相应通路的 相位偏执，为1时DATA的数值控制相应通路的相位增量。该引脚在输出信号的 频率和相位都为可编程模式时才出现。 、ADDR：输入信号，DDS的通路选择信号，仅在多通路模式卜有用。 、WE:输入信号，写有效控制信号，高有效。只有当WE为高时，DATA端口的 数值才能在System Clock的上升沿时被写入相应的寄存器中。 、
4、DATA：输入信号，时分复用的数据总线，用于配置相位增量寄存器和相位偏 置寄 存器。 、ACLR：输入信号，异步的淸空信号，高有效。当ACLR等于1时，DDS模块内部的所有寄存器都被清空，RDY信号也会被拉低。 、SCLR：输入信号，同步的清空信号，高有效。当SCLR等于1时，DDS模块内 部的所有寄存器都被清空，RDY信号也会被拉低。 、RDY：输出信号，输出握手信号。当-其为髙时，标忠输出信号已经准备好。 、CHANNEL：输出信号，输fli通路的下标。用于表明当前时刻输出端为哪一路输 出， 其位宽由通道数决定，仅在多通路模式下有川。 、SINE COSINE：输出信号，用于输出正弦的时间
5、序列和余弦的时间序列。U!实例练习例1、使用DDSIPCore设计一个单通路采样率为CLK=50MHz,频率为1MHz，精度S在1Hz 以闪（即SS1）,且带外抑制比为72dB的正余弦信号发生器，并用ModelSim进行仿真。巾于DDS的旁瓣抑制满足A/D转换的字长效应，输出波形的位宽每增加1个比特（bit）, 其旁瓣抑制比就提升6dB（比如位宽为10比特，芄旁瓣抑制比为60dB。如果将旁瓣抑制比 看成更广泛的信噪比，则可得到FPGA內部数据位宽的一般结论：FPGA闪部的任何一点信 号，每多用1比特，其信噪比提升6dB。 、由于此题的带外抑制比要求72dB，则其输出位宽力7%=12bit。 、
6、采样率为50MHz,则其System Clock的数值为50MHz。 、输出信号精度要求1Hz,则该核闪部的相位累加器位宽为N = log2(手)：log2(5Q00000Q) = 25.57541N的数值向上取整，得TV二26。 、确定了相位累加器位宽和系统时钟后，根据1MHz计算相位累加器的相位增量:K=Li!L.2N = 1 姗2 *226 =1342177 fdk 50MHz 、依据上述结果设置IP Core的相关参数，生成IP核，完成整个ISE工程的编译，并 编写测试文件在ModelSim软件中仿真。仿真结果如下图：UU211IOIO1X217/结果产生了周期为lus(lOOOOOO
7、ps),也就是频率为1MHz的正弦和余弦两路信号，符合 最初的设置要求。例2、使用DDS IP Core没计一个单通路采样率为CLK=50MHz,中心频率为10MHz,精度S 在1Hz以内(即S1),脉冲宽度为lOus，脉冲周期为lOOus,频率线性变化范围为020MHz, 且带外抑制比为72dB的正余弦线性调频信号，并用ModelSim进行仿真。 、由于此题的带外抑制比要求72dB，则其输出位宽为7=12 bit。 、采样率为50MHz，则其System Clock的数值为50MHz。 、输出信号精度要求1Hz，则该核内部的相位累加器位宽为?V = log2(CLK) = log2(5000
8、0000I) = 25.5754N的数值向上取整，得N = 26O、确定了相位累加器位宽和系统时钟后，根据20MHz计算相位累加器的相位增量:K = L.2N = 2QMHz .226 = 26843545.6 fclk50MHz、由于脉冲宽度为10us,相当于500个时钟周期，则频率控制字K需要在500个时 钟周期以内从0线性增加到26843545.6,因此可以算出每个吋钟的增量AK=尺20A/ _= 53687.0912500収 A/C 为 53687。顶层模块的代码为： module fm_top(elk, sine, cosine, rst_n);input elk;input rst
9、_n;output 11: 0 sine;output 11:0 cosine;wirewe;reg25:0data = 0;reg12:0count;assign we=1；always (posedge elk or negedge rst_n) begin if(!rst_n)count = 0;else if(count = 4999)count = 0;elsecount = count + 1;endalways (posedge elk or negedge rst_n) begin if(!rst_n)data = 0;else if(data = 26843500) data
10、 = 0 & count = 499) data = data + 53687 ;elsedata = 0;enddds_core inst_dds_core(clk(clk),we(we),data(data),.sine(sine),.cosine(cosine);Endmodule编写好测试文件以后（编写的测试文件wur要产生一个时钟信号和一个复位信号） 仿真结果如下图：*他O -O-* fKi .nvdiMAjutAlr /MjnyAWuulAir/M.*r*WLr/ta/rvMMUuVeaj/M.evddMjulAn 4 MlJIvMkM通过仿真图可以看出线性调频脉冲的宽度确实是10us左右，脉冲的周期是lOOus，与开始 设置的参数相同，放大脉冲以后，信号的频率逐渐升高为线性调频信号。
