《2021年VHDL作业及问题详解1》由会员分享，可在线阅读，更多相关《2021年VHDL作业及问题详解1（8页珍藏版）》请在金锄头文库上搜索。
1、精品word学习资料可编辑第 4 节 PPT 课件作业1. VHDL 程序一般包含几个组成局部？各局部的作用是什么？ 实体，结构体，库，程序包，配置实体： 用于描述所设计系统的外部接口特性；即该设计实体对外的输入，输出端口数量和端口特性；结构体： 用于描述实体所代表的系统内部的结构和行为；它描述设计实体的结构，行为，元件与内部连接关系；库： 存放已经编译的实体，构造体，程序包集合和配置；程序包： 存放各设计模块都能共享的数据类型，常数和子程序库；配置： 实体对应多个结构体时，从与某个实体对应的多个结构体中选定一个作为详细实现；2. 端口模式有哪几种？ buffer类型与 inout类型的端口有
2、什么区分？Out, in, inout, bufferout (输出 ): 只能被赋值，用于不能反应的输出；in (输入 ): 只能读，用于时钟输入，把握输入单向数据输入；inout(输入输出 ) : 既可读又可被赋值，被读的值是端口输入值而不是被赋值，作为双向端口；buffer(缓冲 ): 类似于输出，但可以读，读的值是被赋值，用做内部反应用，不能作为双向端口使用；3. 如下标识符中，哪些是非法的？Led3coder_ _1endportstd_machine2adderdecoder*8 and_2_decoder_1and2and_2and_ _2and-2LIBRARY IEEE;US
3、E IEEE.STD_LOGIC_1164.ALL; ENTITY mux21a ISPORT( a, b, s : IN BIT ;y : OUT BIT ;) ;1. 删除括号内的分号END ENTITY mux; 2. 改为 mux21a名师归纳总结欢迎下载精品word学习资料可编辑ARCHITECTURE one OF mux21a IS BEGINPROCESS(a,b,s)Beginif s=0 then y=a; elsey=b;end if;end process完毕少了一个分号END ARCHITECTURE none ; none 改为 one5. 写出如下图所示的设计实体
4、mux41 的实体声明；全部端口都接受bit或bit_vector类型；名师归纳总结欢迎下载精品word学习资料可编辑AaB C DSEL1.0Qmux41名师归纳总结欢迎下载精品word学习资料可编辑ENTITY mux41 ISPORT( A, B, C,D : IN BIT ;SEL : IN BIT_VECTOR(1 DOWNTO 0) ; Q : OUT BIT) ;END ENTITY mux41;6. 表达式 C=A+B中， A，B，C 的数据类型都是STD_LOGIC_VECTO，R是否能直接 进展加法运算？说明缘由和解决方法；答：不能直接进展加法运算；由于 +号只能对整数类型
5、进展直接相加，假如要对 STD_LOGIC_VECT数OR据类型进展 +法操作，需要调用运算符重载，即在名师归纳总结欢迎下载精品word学习资料可编辑程 序 的 开 头 打 开 IEEE.STD_LOGIC_UNSIGNED.AL程LSTD_LOGIC_VECTO数R据类型改为整数类型；序 包 ， 或 者 把名师归纳总结欢迎下载精品word学习资料可编辑7. 能把任意一种进制的值向一整数类型的对象赋值吗？假如能，怎样做？ 答：能；见书上 P322页8. 判定如下 VHDL的数值表示是否合法，假如有误指出缘由名师归纳总结欢迎下载精品word学习资料可编辑16#0FA#10#12F# 8#789#
6、8#356#2#0101010#9. 数据类型 BIT， INTEGER,BOOLEA分N别定义在那个库中？哪些库和程序包总是可见的？答： BIT，INTEGER,BOOLEA分N别定义在 STD库的 STANDAR程D序包中见书上 P324-325WORK 库,STD库总是可见的 P316-31711. VHDL语言数据对象有哪几种？作用X围如何？对其赋初值作用有何不同？ 答： VHDL语言数据对象有信号，变量，常量；要回答的特别详细12. 判定下面三个程序中是否有错误，假如有如此指出错误所在；程序 1：signal a,en: std_logic;process(a,en) variabl
7、e b: std_logic;beginif en=1 then b=a;( 错误 2 处；1. en为 std_logic类型，此类型赋值为 en=1；2.b为变量，变量赋值接受：= )end if;end process;程序 2： architecture one of sample isvariable a,b,c: integer ;结构体里面不能定义变量，只能定义信号begin c=a+b ;end architecture one;程序 3： library ieee;Use ieee.std_logic_1164.all; Entity mux21 isPort (a, b :
8、 in std_logic；sel: in std_logic；c : out std_logic)；end Entitysam2; 1. sam2 改为 mux21architecture one ofsample is 2. sample改为 mux21名师归纳总结欢迎下载精品word学习资料可编辑beginprocess(a,b.sel)(6.if语句应当放在 process 中) beginif sel= 0 thenc:=a ;3. 端口赋值接受 =, 改为 c=aelsec:=b ; 4. 端口赋值接受 =, 改为 c=bend if; end process;end archit
9、ecturetwo; 5.two 改为 mux211在 VHDL中，如何描述时钟信号上升沿和下降沿？请分别列举两种不同的方法1 表示进程语句的语法格式，并说明各组成局部的功能和作用；( 回答要详细 )process 敏捷信号表 进程说明局部 begin次序处理语句 end process 标号 ；1. 敏捷信号表 内为信号列表，该表内的信号的变化将引起进程的执行；多数VHDL综合器要求敏捷信号表必需列出本进程中全部输入信号名；2. 进程说明 用来定义在该进程中需要用到的局部量，如变量，常数等，在此处定义的变量是局部量，只能在该进程中使用，其他地方不能使用；特别强调在进程说明局部只能定义局部变量
10、，不能定义信号和共享变量；3. 次序描述语句 是一段次序执行的语句，详细描述进程的行为. 如：信号赋值， 变量赋值， if语句， case 语句等；1进程的敏捷信号表具有什么作用？列出敏捷信号时应留意什么？( 回答要详细 )答：敏捷信号表中有多个敏捷信号时，其中任一个信号的变化都会引起进程启动，写敏捷信号表时，尽量将在进程中被读取的信号列全； 假如无敏捷信号表， 就必需放一个 WAIT语句在名师归纳总结欢迎下载精品word学习资料可编辑进程内作为进程启动语句16. 进程设计要点是什么 . ( 回答要详细 ).PROCESS为一无限循环语句.PROCESS中的次序语句具有明显的次序/ 并行运行双
11、重性进程内部只能加载次序语句， 但进程本身是并行语句显现在结构体中，它与其他并行结构或进程之间在结构体中是并行运行的.进程语句本身是并行语句. 一个进程中只答应描述对应于一个时钟信号的同步时序规律. 进程必需由敏捷信号的变化来启动敏捷信号表中有多个敏捷信号时，其中任一个信号的变化都会引起进程启动，写敏捷信号表时，尽量将在进程中被读取的信号列全；无敏捷信号表，就必需放一 WAIT语句在进程内作为进程启动语句. 信号是多个进程间的通信线在结构体中多个进程可以并行运行，多个进程之间的通信是通过信号来实现；因此，在任一进程的进程说明局部不答应定义信号第 5 节 PPT 课件作业1. 次序语句和并行语句
12、分别有哪些？次序语句和并行语句主要有什么区分？2. 用 IF 和 when-else语句编写全加器 自己结合 PPT，编程实现；3. 用元件例化法实现4 位加法器；自己结合 2 位加法器的方法，编程实现； 4. 阅读下面的程序，分析其实现的规律功能，并说明是时序规律仍是组合规律library ieee;Use ieee.std_logic_1164.all; Entity decoder isPort (a : in std_logic_vector(9 downto 0)；c : out integer range 0 to 9)；end Entity decoder ; architect
13、ure one of decoder isbeginwith a selectc=0 when “ 0000000001, 1 when “ 0000000010,2 when “ 0000000100,名师归纳总结欢迎下载精品word学习资料可编辑3 when“ 0000001000,4 when“ 0000010000,5 when“ 0000100000,6 when“ 0001000000,7 when“ 0010000000,8 when“ 0100000000,9 when“ 1000000000,0 when others; end architecture one;组合电路：译
14、码电路；从低位到高位依次判定10 位 2 进制数的哪一位是有效数字 1，并输出有效数字所在数据位置；5. 结构体的描述方式有几种方式？各有什么特点？1. 行为描述方式：只需描述输入与输出的行为，不关注详细的电路实现，一般通过一组次序的 VHDL进程来反映设计的功能和算法；2. 数据流描述方式： 这种描述将数据看成从设计的输入端到输出端，通过并行语句表示这些数据形式的转变， 即信号到信号的数据流淌的路径和形式进展描述；3. 结构描述方式： 多用在多层次的设计中， 通过调用库中得元件或已经设计好的元件， 进展组合来完成实体功能的描述， 它只表示元件和元件之间的互连.6. 下面是三人表决器的VHDL描述，分析其实现机制，并说明三个不同的结构体分别用了什么描述方法；library ieee;Use ieee.std_logic_1164.all; Entity voter3 isPort (a,b,c : in bit；m : out bit)；end Entity voter3 ;
