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1、第4节 基于SstGenertor的硬件协仿真 硬件协仿真 7.1 硬件协仿真平台的介绍与平台安装 1.硬件协仿真介绍 通常情况下，在设计基于FPG的大型信号处理系统的时候，设计人员往往需要进行费时费力的仿真。以Xilinx Sstm enetor for DSP为代表的FGA设计工具,通过提供可靠的硬件在环接口(该接口可以直接将FGA硬件置入设计仿真）,来解决这种问题。通过在硬件上模拟部分设计，这些接口可以大大提高仿真的速度通常可以提高一个甚至多个数量级。使用硬件在环还可以让设计人员实时进行FPG硬件调试和验证。 Sysemenero rDP可以为多类FPGA开发平台提供硬件在环接口。这些平
2、台通常通过不同的物理接口和PC建立通信。举例来说,一个JTAG协仿真接口可以允许任何一个具备TAG头和Xlin FPGA的FPGA板在ysem Generato fr DSP内部进行协仿真。其它类型的板卡,比如XtremeDP开发工具套件，是通过PC总线进行通信的。目前，具有高存储带宽和吞吐率要求的系统协仿真(例如视频和图像处理),还只能在那些通过PCI或者是PCMCIA接口直接与P建立通信的开发板上进行。 2硬件协仿真平台的安装 1）安装必备条件在安装前要确保具备以下硬件：电路板和P机的以太网接口、并口PC4下载线或US下载线以及14脚的带状电缆。同时，要安装以下软件:ISE、ystmene
3、ratr以及WinPcap .版。)基于以太网接口协仿真平台的安装 1. 打开C“网络邻居”中的“网络连接”,在“本地连接”图标上单击右键,选择“属性”命令，双击“Internet 协议（TC/P）”,将I地址设为19.8.2，子网掩码设为255.255.255.0.2. 单击属性页面的“配置”按键,在弹出的对话框中选择“高级”页面，将属性“Flow Control”和“Sed& uplex”的值都设为Auo。 3. 通过以太网连线将电路板和PC机通过以太网接口连接起来。 )基于JTG接口协仿真平台的安装 基于TAG接口协仿真平台不需要特殊安装,只要将JTAG接口通过PC4/USB下载线连接到
4、P即可。7.4. 硬件协仿真的基本操作 1编译硬件模型 一旦安装了硬件协仿真平台,接下来的基本操作就是建立能在硬件板中实际运行的System neator模型或子系统。能进行协仿真的模型必须要包括一个Syste Generaor模块,该模块定义了如何将模型编译成硬件。其制作的典型步骤如下: 1)选择编译目标 在设计中双击打开Sstem Gnar模块，在“Coltio”栏单击，选择“Hadware -Smultin”命令，如果用户使用Xilin相关的开发板（ML402、ML56）,可直接选择；若使用用户板，则选择“NwCompilati Target.”,如图7-36所示。 图-硬件协仿真编译目
5、标选择界面 选择了“ewCopilin Target.”命令后,会弹出开发板参数配置界面。需要填入开发板的名称、系统时钟的频域与管脚约束、JTAG选项、开发板上FPGA芯片的型号以及非存储器映射端口；如果用户已具有电路板的Duider描述文件(后缀为.xml）,则直接点击“Lad”键加载即可。输入电路板信息后,点击 “Sv Zp”按键，保存当前设置到相关目录,且后缀为p。需要注意的是:要保证.zp的存放路径和MATLAB的当前路径一致。如加载了rtanE开发板的.ml文件后,配置页面如图7-37所示。 图7-37 目标板配置界面示意图 完成上述步骤后，Stem Generaor会提示用户安装P
6、ugin，也可取消后在MATLA命令行输入xlIntlPlugi(s3e_tter.zip)，会自动弹出图738所示的提示界面,单击“OK”确认。图738用户板安装完成提示界面 )调用代码生成器 在编译过程中,Sste Geneato不仅生成了D代码和网表，还运行了下载工具将网表转化成可配置比特文件。因此，点击图-13中的“Generaor”按键,即可调用代码生成器生成适合硬件协仿真的配置比特流文件。该文件不仅包含了模型设计的硬件代码，还包括附加的额外逻辑，在P和硬件平台之间建立一个物理接口,保障SyemGnrator和平台之间的双向通信。此外,设计中的特殊电路也包含在其中,如模块、外部读写组
7、件等。 .硬件协仿真模块 硬件协仿真模块也是一类专用模块,一旦将设计编译成FA比特流文件,SystmGenerat会自动创建一个新的硬件协仿真模块,同时还会生成一个Smulink库来存储生成的模块。此外，用户可将该模块从库中复制到其余的Simuli设计中使用。硬件协仿真模块会自动指定驱动其模块或子系统的外部端口,而且它的端口名和类型都与原始设计的端口一致,其原理如图7-3、7-4所示。图-3 硬件协仿真PC端网络配置界面示意图 图7-0 C属性值选择界面示意图 硬件协仿真模块在imulk设计中和普通模块的使用方法一样的。在仿真期间，该模块和所使用的PGA平台交互，自动完成芯片配置、数据传输和时
8、钟等任务。一旦输入端口写入数据，协仿真模块会自动将相应的数据发送到硬件中合适的位置。同样,如果数据输出端口有变化,模块自动将数据从硬件中取回。协仿真模块可以被Xlinx定点信号类型、Simulink定点信号类型以及Simulik双精度类型驱动。输出信号类型则取决于和其级联的模块，如果输出端口驱动了Systmenerator模块，则其输出数据为iix定点信号类型；如果输出端口驱动了Sulink模块，则输出数据为Simuink数据类型。需要注意的是：一旦输入、输出数据为Smuik类型，则所有数据通过四舍五入的方法来量化，溢出则采用饱和处理。同样，协仿真模块也可具备参数化配置的能力，这是由FPGA平
9、台决定的，不同的平台提供不同的参数化模型。3硬件协仿真时钟 ）确定目标板时钟频率 在电路板上,一般只有单一系统时钟,到了FPA内部，可通过C模块得到不同的频率，但是在协仿真中只能使用不高于系统时钟的某些特定频率值。例如Xiin公司的42开发板,系统时钟为10Hz，但可用的硬件协仿真频率只能为10Hz、66.7、0MH以及3.3MH。 在Smenerator中,点击协仿真模块的“Settngs”按键,在弹出配置对话框的“locFrequency”栏的下拉框中选择相应的频率,如图8-41所示。 图-41 用户板安装完成提示界面）时钟模式协仿真模块和相关联的FPGA芯片建立同步时钟的方法有两种:单步
10、时钟(SnalStep lck)和自由运行时钟（Fee-Runningock）。在前一种模式下,FA的时钟受Sulink控制,数据是同步采样的;在后一种模式下,FPGA由自身内部提供时钟，当Simulink启动硬件仿真时，数据是通过异步采样得到的。其时钟模式配置界面如图8-42所示。图7-4 协仿真模块的时钟模式配置界面 在单步时钟模式下，硬件通过一个时钟脉冲在每个仿真阶段和软件同步，从而保证了硬件协仿真模块和原始模型是真正意义上的比特一致或周期一致。但由于硬件协仿真模块只在ulink调用它时,才产生硬件工作所需的时钟信号，因此它与Simulink模块的通信开销以及FPA芯片和Simlink的
11、开销是比较大的，在一定程度上限制了硬件的性能。从经验上来讲，只要FPGA内部的计算量远大于通信开销时，就能明显起到硬件加速的功能。 和单步时钟模式不同的是,在自由运行模式中，硬件运行和软件仿真是异步的，且不受软件控制，其时钟是连续运行的。这样，FPGA的端口不再同步于mulink仿真端口的事件,协仿真模块和原始模型就不是比特一致的。例如,当Smuln端口有事件发生时，需要硬件平台在此时将数据读进或写出到相应的端口上，但是由于延迟了未知的时钟周期后,硬件的状态已不能接收或发送数据，就会造成仿真出错。因此，在自由运行模式中,必须在原始模型中就加入严格的同步机制。 4.指定板级端口 在实际的电路板中
12、,一般都有多个芯片和A通信,如外部存储器、AC以及DAC等。如果在协仿真中直接利用这类硬件资源，将会得到更高的仿真性能。在stem Gerar中可通过指定板级IO(brd-speificI/O）端口来实现与FPGA外部芯片交互的功能。板级特殊I端口在编译时将被指定到GA的端口上，它与标准的硬件协仿真端口是不同的，是通过特殊的non-mmory mappedgatewa模块来实现的。on-memoapdaeway模块在imulnk中常用来描述被包括在Smuln子系统或库中的器件，包括LE、按键以及外部存储器等。 当SysteGenerato将板级IO模块编译成硬件代码时,IO端口将通过外部器件接
13、口模块连接到PGA管脚上。常见的接口模块如图8-4所示。 图7-43 协仿真模块板级接口示意图注意：如果使用了“GatewayIn”或“Gaey Ou”模块,在编译时，不会将信号连接到FG管脚上，而是相应的Sun端口上。5.硬件协仿真示例本章.7节将结合F滤波器给出硬件协仿真的具体示例,这里就不再介绍。 74.3共享存储器的操作 yste Geerator硬件协仿真接口允许将共享存储器以及相关模块（共享IF以及共享寄存器等)编译到FPA中完成协仿真。这些接口使得基于硬件的共享存储资源映射到P机的通用地址空间。共享存储单元有助于在PC机和FPG之间完成高速的数据传输,以及实时的硬件协仿真。本节以
14、共享IFO模块为例，介绍共享存储器在协仿真中的使用方法。其余类型共享存储器的操作步骤是类似的。 .编译共享存储器包含共享存储器设计的硬件协仿真和普通协仿真设计的编译过程是一样的,选择编译目标,并在SstmGneraor对话框上点击“Genater”按键。在协仿真中被编译的共享存储器都会在硬件中通过IP Cre或者HDL单元来实现。表8-1给出了共享存储单元和硬件实现的映射关系。 表711 共享存储器模块列表2.含有IO的协仿真 在硬件协仿真中，可以生成T FFO模块、From FIO模块以及共享IO对模块，其中共享FI对模块由一个命名相同的To FIO模块和Fro FFO模块组成，Fro FIF可通过Coe Generar配置成独立时钟。 异步FIO在多时钟应用中是最安全的交换时钟的方法。如果选择自由运行时钟模式,则FPG和Siln仿真是异步的,也就是二者没有保持同步锁相，必然会建立两个时钟域：Smuink仿真时钟域和FPGA自由运行时钟域。此时,共享FI提供了最可信、最安全的方式来完成PC和FGA芯片的数据交互。此外，共享IFO还在协仿真期间支持突发传送数据的能力,使得单次传送一个矢量或数据帧成为可能。 在协仿真中生成一
