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1、实验五 触发器及其应用一、实验目的1、掌握基本 RS、JK、D 和 T 触发器的逻辑功能2、掌握集成触发器的逻辑功能及使用方法3、熟悉触发器之间相互转换的方法二、实验原理触发器具有两个稳定状态，用以表示逻辑状态“1”和“0” ，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。1、基本 RS 触发器图 51 为由两个与非门交叉耦合构成的基本 RS 触发器，它是无时钟控制低电平直接触发的触发器。基本 RS 触发器具有置“0” 、置“1”和“ 保持”三种功能。通常称 为置S“1”端，因为 0（ 1）时触发器
2、被置“1” ； 为置“ 0”端 ， 因 为 0（ 1）SRRR时 触 发 器 被 置 “0”， 当 1 时 状 态 保 持 ； 0 时，触发器状态不定，应避免此S种情况发生，表 51 为基本 RS 触发器的功能表。基本 RS 触发器。也可以用两个“或非门”组成，此时为高电平触发有效。 表 51 输 入 输 出SRQn+1 n+10 1 1 01 0 0 11 1 Qn n0 0 2、JK 触发器在输入信号为双端的情况下，JK 触发器是功能完善、使用灵活和通用性较强的一种触图 51 基本 RS 触发器发器。本实验采用 74LS112 双 JK 触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符
3、号如图 52 所示。JK 触发器的状态方程为Q n+1 J n QnKJ 和 K 是数据输入端，是触发器状态更新的依据，若 J、K 有两个或两个以上 输 入 端时 ， 组 成 “与 ”的 关 系 。 Q 与 为 两 个 互 补 输 出 端 。 通 常 把 Q 0、 1 的状态定为触发器“0”状态；而把 Q1， 0 定为“1”状态。下降沿触发 JK 触发器的功能如表 52表 52输 入 输 出DSDRCP J K Qn+1 n+10 1 1 01 0 0 10 0 1 1 0 0 Qn n1 1 1 0 1 01 1 0 1 0 11 1 1 1 nQQn1 1 Qn n注： 任意态 高到低电平
4、跳变 低到高电平跳变Qn（ n ） 现态 Qn+1（ n+1 ） 次态 不定态JK 触发器常被用作缓冲存储器，移位寄存器和计数器。图 52 74LS112 双 JK 触发器引脚排列及逻辑符号 3、D 触发器在输入信号为单端的情况下，D 触发器用起来最为方便，其状态方程为Qn+1D n，其输出状态的更新发生在 CP 脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前 D 端的状态，D 触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双 D 74LS74、四 D 74LS175、六 D 74LS174 等。图 5
5、3 为双 D 74LS74 的引脚排列及逻辑符号。功能如表 53。表 53 表 54输 入 输出DSDRCP T Qn10 1 11 0 01 1 0 Qn1 1 1 n4、触发器之间的相互转换在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。但可以利用转换的方法获得具有其它功能的触发器。例如将 JK 触发器的 J、k 两端连在一起，并认它为 T 端，就得到所需的 T 触发器。如图 54(a)所示，其状态方程为： Qn+1 T n Qn输 入 输 出DSDRCP D Qn1 n10 1 1 01 0 0 10 0 1 1 1 1 01 1 0 0 11 1 Qn n图 53 74LS7
6、4 引脚排列及逻辑符号 (a) T 触发器 (b) T触发器图 54 JK 触发器转换为 T、T 触发器T 触发器的功能如表 54。由功能表可见，当 T0 时，时钟脉冲作用后，其状态保持不变；当 T1 时，时 钟 脉冲 作 用 后 ， 触 发 器 状 态 翻 转 。 所 以 ， 若 将 T 触 发 器 的 T 端 置 “1”， 如 图 64(b)所示，即得 T触发器。在 T触发器的 CP 端每来一个 CP 脉冲信号，触发器的状态就翻转一次，故称之为反转触发器，广泛用于计数电路中。同样，若将 D 触发器 端与 D 端相连，便转换成 T触发器。如图 55 所示。JK 触发器也可转换为 D 触发器，
7、如图 56。图 55 D 转成 T 图 56 JK 转成 D5、CMOS 触发器（1）CMOS 边沿型 D 触发器CC4013 是由 CMOS 传输门构成的边沿型 D 触发器。它是上升沿触发的双 D 触发器，表 55 为其功能表，图 57 为引脚排列。表 55图 57 双上升沿 D 触发器（2）CMOS 边沿型 JK 触发器输 入 输 出S R CP D Qn11 0 10 1 01 1 0 0 1 10 0 0 00 0 QnQCC4027 是由 CMOS 传输门构成的边沿型 JK 触发器，它是上升沿触发的双 JK触发器，表 56 为其功能表，图 58 为引脚排列。表 56图 58 双上升沿
8、 JK 触发器CMOS 触 发 器 的 直 接 置 位 、 复 位 输 入 端 S 和 R 是 高 电 平 有 效 ， 当 S 1（ 或 R 1）时，触发器将不受其它输入端所处状态的影响，使触发器直接接置 1（或置 0） 。但直接置位、复位输入端 S 和 R 必须遵守 RS0 的约束条件。CMOS 触发器在按逻辑功能工作时，S和 R 必须均置 0。三、实验设备与器件1、5V 直流电源 2、双踪示波器3、连续脉冲源 4、单次脉冲源5、逻辑电平开关 6、逻辑电平显示器7、74LS112（或 CC4027）74LS00（或 CC4011）74LS74（或 CC4013）四、实验内容1、测试基本 RS
9、 触发器的逻辑功能按图 51，用两个与非门组成基本 RS 触发器，输入端 、 接逻辑开关的输出插口，RS输出端 Q、 接逻辑电平显示输入插口，按表 57 要求测试，记录之。表 57输 入 输 出S R CP J K Qn11 0 10 1 01 1 0 0 0 0 Qn0 0 1 0 10 0 0 1 00 0 1 1 nQ0 0 QnRSQ10 1 0101 1 010 0 10110 10 0 1 12、测试双 JK 触发器 74LS112 逻辑功能(1) 测试 D 、 D 的复位、置位功能RS任取一只 JK 触发器， D、 D、J、K 端接逻辑开关输出插口，CP 端接单次脉冲源，RQ、
10、端接至逻辑电平显示输入插口。要求改变 D， D（J、K、CP 处于任意状态） ，并在RSD0（ D1）或 D0（ D1）作用期间任意改变 J、K 及 CP 的状态，观察 Q、RS状态。自拟表格并记录之。(2) 测试 JK 触发器的逻辑功能按表 58 的要求改变 J、K、CP 端状态，观察 Q、 状态变化，观察触发器状态更新是否发生在 CP 脉冲的下降沿（即 CP 由 10） ，记录之。(3) 将 JK 触发器的 J、K 端连在一起，构成 T 触发器。在 CP 端输入 1HZ 连续脉冲，观察 Q 端的变化。在 CP 端输入 1KHZ 连续脉冲，用双踪示波器观察 CP、Q、 端波形，注意相位关系，
11、描绘之。表 58Qn1J K CPQn0 Qn101 0 10 010 0 101 0 00 110 0 001 1 11 010 1 101 1 01 110 1 0 3、测试双 D 触发器 74LS74 的逻辑功能(1) 测试 D 、 D 的复位、置位功能RS测试方法同实验内容 2、1)，自拟表格记录。(2) 测试 D 触发器的逻辑功能按表 59 要求进行测试，并观察触发器状态更新是否发生在 CP 脉冲的上升沿（即由01） ，记录之。表 59Qn1D CPQn0 Qn101 0 0010 0 001 1 1110 1 1(3) 将 D 触发器的 端与 D 端相连接，构成 T触发器。Q测试方法同实验内容 2、3） ，记录之。五、实验总结通过这次实验使我们加深了对触发器工作原理的理解，尤其是对 RS 触发器以及 D 触发器的功能更加熟悉，学会用芯片实现简单的电路连接，完成测试结果的记录，验证了触发器的功能。
