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1、7.2 多功能数字钟设计,一、设计任务 (p198/246/286),五、多功能数字钟的设计思路,六、EDA软件的使用(现场演示),二、实验的步骤与要求,四、自学内容与学习要求,三、实验进度安排,一、实验任务：,用FPGA器件和EDA技术,已知条件 ISE 13.4软件 FPGA实验开发装置,FPGA和EDA(必做) 4-2线优先编码器设计P238 多功能数字钟。,FPGA和EDA(选做) （选做）十进制加/减可逆计数器设计（P285/286） 数字钟的扩展功能,用FPGA器件和EDA技术 实现多功能数字钟的设计,已知条件 ISE 13.4软件 FPGA实验开发装置,基本功能（必做） 显示时、
2、分、秒； 小时为24进制，分秒为同步60进制。 能调整小时、分钟时间；,扩展功能（选做, 3分） 小时为12/24进制可切换； 任意时刻闹钟 。 报整点数(几点钟LED闪烁几下）。,熟悉EDA软件的使用； 拟定数字钟的组成框图，划分模块； 采用分模块、分层次的方法设计电路； 各单元模块电路的设计与仿真； 总体电路的设计与仿真； 总体电路的下载与调试。 设计可以采用原理图或HDL语言。,二、实验的步骤与要求,三、实验进度安排,10周：模块1、260进制、24进制同步计数器设计与仿真； 10周：顶层模块调用模块1、2组成数字钟主体电路，并完成引脚分配、编译、仿真、下载与调试等。 11周：扩展电路（
3、校时、仿广播电台正点报时 ）实验。 11周：验收。,四、自学的内容与学习要求,第7章（p235） 7.2 多功能数字钟电路设计,第9章 （P310） 9.4 可编程逻辑器件CPLD/FPGA,ISE 13.4开发软件（见文档）,了解数字钟的功能要求及设计方法； 了解CPLD/FPGA的一般结构及开发步骤； 掌握ISE 13.4软件的使用； 熟悉用FPGA器件取代传统的中规模集成器件实现数字电路与系统的方法。,四、自学的内容与学习要求,五、数字钟电路的组成框图,秒计数器计满60后向分计数器进位,分计数器计满60后向小时计数器进位,小时计数器按照“24进制”规律计数,计时出现误差时可以用校时电路进
4、行校时、校分、校秒,扩展电路必须在主体电路正常运行的情况下才能实现功能扩展,时、分、秒计数器的设计,分和秒计数器都是模M=60的计数器 其计数规律为0001585900 时计数器是一个24进制计数器 其计数规律为0001222300 即当数字钟运行到23时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为00时00分00秒。,六 、FPGA开发软件使用,开发流程：,设计输入,项目编译,仿真与定时分析,编程下载,系统测试,修改设计,多功能数字钟的设计与实现,1. 框图,2. 主体电路Verilog实现的层次图,多功能数字钟的设计与实现,3. 六十进制计数器的设计,/* coun
5、ter10.v ( BCD: 09 ) * module counter10(Q, nCR, EN, CP); input CP, nCR, EN; output 3:0 Q; reg 3:0 Q; always (posedge CP or negedge nCR) begin if(nCR) Q = 4b0000; / nCR0，计数器被异步清零 else if(EN) Q = Q; /EN=0,暂停计数 else if(Q = 4b1001) Q = 4b0000; else Q = Q + 1b1; /计数器增1计数 end endmodule,3. 六十进制计数器的设计,/* cou
6、nter6.v (BCD: 05)* module counter6(Q, nCR, EN, CP); input CP, nCR, EN; output 3:0 Q; reg 3:0 Q; always (posedge CP or negedge nCR) begin if(nCR) Q = 4b0000; / nCR0，计数器被异步清零 else if(EN) Q = Q; /EN=0,暂停计数 else if(Q = 4b0101) Q = 4b0000; else Q = Q + 1b1; /计数器增1计数 end endmodule,3. 六十进制计数器的设计,/* counter
7、60.v (BCD: 0059)* /60进制计数器：调用10进制和6进制底层模块构成 module counter60(Cnt, nCR, EN, CP); input CP, nCR, EN; output 7:0 Cnt; /模60计数器的输出信号 wire 7:0 Cnt; /输出为8421 BCD码 wire ENP; /计数器十位的使能信号（中间变量） counter10 UC0 (Cnt3:0, nCR, EN, CP); /计数器的个位 counter6 UC1 (Cnt7:4, nCR, ENP, CP); /计数器的十位 assign ENP = (Cnt3:0=4h9);
8、 /产生计数器十位的使能信号 endmodule,4. 任意闹钟设定模块,多功能数字钟的设计与实现,5. 数字钟总体组成的层次结构图,多功能数字钟的设计与实现,参考资料,罗杰主编.Verilog HDL与数字ASIC设计基础.华中科技大学出版社，2008 王金明，杨吉斌.数字系统设计与Verilog HDL.电子工业出版社 夏宇闻.Verilog数字系统设计教程.北航出版社，2004 杨春玲，朱敏.EDA技术与实验.哈尔滨工业大学出版社，2009,实验报告要求,实验名称 实验任务及要求 实验条件（实验仪器、软件、实验板等） 电路的设计过程： 组成框图、工作原理 单元电路设计（或源代码及注释）及仿真波形 总体仿真波形（对波形含义的说明） 调试过程： 调试步骤 调试中碰到的问题及解决方法 最后观察到的实验结果 实验的收获、体会与改进建议（含对实验课程看法）,
