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1、- 1 -预备实验 门电路逻辑功能及测试一、实验目的1. 熟悉门电路逻辑功能。2. 熟悉示波器使用方法。二、实验仪器及材料双踪示波器74LS00 四 2 输入与非门 2 片74LS20 二 4 输入与非门 1 片74LS86 四 2 输入异或门 1 片三、预习要求1. 复习门电路工作原理及相应逻辑表达式。2. 熟悉所用集成电路的引线位置及各引线用途。3. 了解双踪示波器使用方法。四、实验内容实验前先检查电源是否正常，然后选择实验用的集成电路，按自己的实验接线图接好连线，特别注意 Vcc 及地线不能接错。先接好后经实验指导教师检查无误后可通电实验。实验中改动接线须先断开电源，接好线后再通电实验。
2、1. 测试门电路逻辑功能1) 选用 74LS20 按图 0-1 接线输入端接 S1-S4（电平开关输出插口） ，输出端接电平显示发光二极管（D1-D8 任意一个） 。2) 将电平开关按表 0-1 置位，分别测出电压及逻辑状态。表 0-1输 入 输 出1 2 3 4 Y 电压（V）H H H HL H H HL L H HL L L HL L L L图 0-1- 2 -2. 异或门逻辑功能测试1) 选 74LS86 按图 0-2 接线输入端 1、2、4、5 接电平开关，输出端 A、B、Y 接电平显示发光二极管。2) 将电平开关按表 0-2 置位，将结果填入表中。表 0-2输 出输 入A B YL
3、 L L LH L L LH H L LH H H LH H H HL H L H3. 逻辑电路的逻辑关系1) 用 74LS00 按图 0-3，0-4 接线，将输入输出逻辑关系分别填入表 0-3，0-4 中。2) 写出上面两个电路逻辑表达式。表 0-3输 入 输 出A B Y ZL LL HH LH H表 0-4输 入 输 出A B Y ZL LL HH LH H图 0-2图 0-3图 0-4- 3 -4. 利用与非门控制输出用 74LS00 按图 0-5 接线，S 接任一电平开关用示波器观察 S 对输出脉冲的控制作用。5. 用与非门组成其它门电路并测试验证1) 组成或非门：用一片四 2 输入
4、与非门组成或非门 ，画出电路图，测试并填表 0-5。2) 组成异或门：将异或门表达式转化为与非门表达式后，画出逻辑电路图，测试并填表 0-6。表 0-5输 入 输 出A B Y0 00 11 01 1五、实验报告1. 按各步骤要求填表并画出逻辑图。2. 思考题1) 怎样判断门电路逻辑功能是否正常？2) 与非门的一个输入接连续脉冲，其余端什么状态时允许脉冲通过？什么状态时禁止脉冲通过？3) 异或门又称可控反相门，为什么？表 0-6输 入 输 出A B Y0 00 11 01 1图 0-5- 4 -实验一 TTL 与非门主要参数测试一、 实验目的掌握 TTL 与非门电路主要参数的意义及测试方法。二
5、、 实验仪器及材料双踪示波器 1 台直流稳压电源 1 台直流表（A/mA） 各 1 只万用表 1 只三、 实验内容测试表所列 TTL 与非门的各项参数，记录测试结果。待测参数 符号 测试条件 测试电路 测试结果输入短路电流 SEI待测输入接地，其余开路，空载0.22输入交叉漏电流 REI待测输入接+5V，其余接地，空载X- 5 -输出高电平 OHV待测输入接地，其余开路。4.37输出低电平 OLV待测输入接+1.8V，其余开路，负载接 380。0.37开门电平 ONV待测输入端接可变电源，输出接等效负载，时L35.01.28关门电平 ofV待测输入端接可变电源，输出时OH7.21.07- 6
6、-扇出系数 ON待测输入接+1.8V，调 ，LR保证输出电压，V35.0SEOMAXI10ma空载通导功耗 ONP输入端全部开路，输出空载1ma空载截止功耗 ofP待测输入端短路，输出空载同上平均传输延迟时间 pdt X注：平均延迟时间及其测试原理平均延迟时间 2pdHLpdtt- 7 -图 1-1 平均传输延迟时间如图 1-1 所示， 是输出脉冲下降到 0.5 相对于输入脉冲上升到 0.5 的延迟，叫做导通延迟时间。pdLt mVmV是输入脉冲上升到 0.5 相对于输出脉冲下降到 0.5 的延迟，叫做截止延迟时间。测试 可用pdHt mmpdt环形振荡器法，电路如图 1-2（a）所示。这种方
7、法是用奇数个与非门组成环形振荡器。图 1-2（a）是用三个与非门组成环形振荡器，1-2（b）是各点的波形，由波形图可见，由三个与非门组成的环形振荡器的输出波形（图中 3 点波形）的周期，正好是三个与非门的平均延迟时间的 2 倍，即， 其中 T 由示波器测定。pdpdHLttT62)(四、 实验报告1. 记录 TTL 与非门的各项参数的测试结果。2. 思考题1) 根据测得的开门电平和关门电平分别求出电路的高电平噪声容限 和低电平噪声容限 。NHVNLV2) 为什么一个与非门的扇出系数仅由输出为低电平时的扇出系数来决定？3) 能否将两个 TTL 与非门的输出端并接在一起工作？为什么？- 8 -（a
8、）tpd 测试电路图 1-2 环形振荡器及各点波形- 9 -实验二 组合逻辑电路（半加器全加器及逻辑运算）一、实验目的1. 掌握组合逻辑电路的功能测试。2. 验证半加器和全加器的逻辑功能。3. 学会二进制数的运算规律。二、实验仪器及材料74LS00 四 2 输入与非门 3 片74LS86 四 2 输入异或门 1 片74LS54 四组输入与或非门 1 片三、预习要求1. 预习组合逻辑电路的分析方法。2. 预习用与非门和异或门构成的半加器、全加器的工作原理。3. 预习二进制数的运算。四、实验内容1. 组合逻辑电路功能测试。图 2-1 74LS00 逻辑电路功能测试- 10 -1) 用 2 片 74
9、LS00 组成图 2-1 所示逻辑电路。为便于接线和检查，在图中要注明芯片编号及各引脚对应的编号。2) 图中 A、B、C 接电平开关，Y1、Y2 接发光管电平显示。3) 按表 2-1 要求，改变 A、B、C 的状态填表并写出 Y1、Y2 逻辑表达式。4) 将运算结果与实验比较。表 2-1输 入 输 出A B C Y1 Y20 0 00 0 10 1 11 1 11 1 01 0 01 0 10 1 02. 测试用异或门(74LS86)和与非门组成的半加器的逻辑功能。根据半加器的逻辑表达式可知，半加器 Y 是A、B 的异或，而进位 Z 是 A、B 相与，故半加器可用一个集成异或门和二个与非门组成
10、如。1)用异或门和与门接成以上电路。A、B 接电平开关 S。Y、Z 接电平显示。2)按表 2-2 要求改变 A、B 状态，填表。表 2-2A 0 1 0 1输入端 B 0 0 1 1Y输出端 Z3. 测试全加器的逻辑功能。图 2-2图 2-3- 11 -1) 写出图 2-3 电路的逻辑表达式。2) 根据逻辑表达式列真值表。3) 根据真值表画逻辑函数 Si、Ci 的卡诺图。Y= Z= X1= X2=X3= Si= Ci=BiCi-1Ai 00 01 11 1001Si= Ci=4) 填写表 2-3 各点状态表 2-3Ai Bi Ci-1 Y Z X1 X2 X3 Si Ci0 0 00 1 01
11、 0 01 1 00 0 10 1 11 0 11 1 15) 按原理图选择与非门并接线进行测试，将测试结果记入表 2-4，并与上表进行比较看逻辑功能是否一致。4. 测试异或、与或非门和非门组成的全加器的逻辑功能。全加器可以用两个半加器和两个与门一个或门组成，在实验中，常用一块双异或门、一个与或非门和一个与非门实现。1) 画出用异或门、与或非门和非门实现全加器的逻辑电路图，写出逻辑表达式。2) 找出异或门、与或非门和与门器件按自己画出的图接线。接线时注意与或非门中不用的与门输入端接地。3) 当输入端 Ai、Bi 及 Ci-1 为下列情况时，用万用表测量 Si 和 Ci 的电位并将其转为逻辑状态
12、填入下表。BiCi-1Ai 00 01 11 1001- 12 -表 2-4Ai Bi Ci-1 Ci Si0 0 00 1 01 0 01 1 00 0 10 1 11 0 11 1 1Ai 0 0 0 0 1 1 1 1Bi 0 0 1 1 0 0 1 1输入端Ci-1 0 1 0 1 0 1 0 1Si输出端Ci五、实验报告1. 整理实验数据、图表并对实验结果进行分析讨论。2. 总结组合逻辑电路的分析方法。- 13 -实验三 组合逻辑电路设计一、实验目的掌握组合逻辑电路的设计方法。二、实验仪器及材料74LS20 二 4 输入与非门 3 只74LS00 四 2 输入与非门 3 只三、实验任
13、务1. 设计一个数字锁设该锁网络示意图如图 3-1， 其中 A、B、C、D 是四个二进制代码输入端，E 为开锁控制输入端。每把锁都有规定的四位数字代码（设该锁的数字代码为 1011） ，若输入代码符合该锁代码，开锁（控制输入端 E=1）时，锁才被打开（F1=1） ；若不符，开锁时，电路将发出报警信号（F2=1） ，要求用最少的与非门实现。1) 设计要求写出逻辑表达式，画出实验电路图。2) 搭试电路进行验证。2. 按表 3-1 的要求设计一个逻辑电路1) 设计要求输入信号仅提供原变量，要求用最少数量的与非门实现，写出逻辑表达式，画出逻辑图。2) 搭试电路验证逻辑功能，记录实验结果。图 3-1 数
14、字锁示意图- 14 -表 3-1输 入 输出 输 入 输出A B C D F A B C D F0 0 0 0 0 1 0 0 0 00 0 0 1 0 1 0 0 1 00 0 1 0 0 1 0 1 0 00 0 1 1 0 1 0 1 1 10 1 0 0 0 1 1 0 0 00 1 0 1 1 1 1 0 1 10 1 1 0 0 1 1 1 0 10 1 1 1 1 1 1 1 1 03. 用三只 74LS00 实现一个全加器1) 设计要求写出设计过程，画出实验电路图。2) 搭试电路进行验证，记录实验结果。- 15 -实验四 时序逻辑电路设计一、实验目的掌握同、异步时序逻辑电路的设
15、计方法。二、实验设备与器材频率计 1 台双踪示波器 1 台三、实验步骤与任务1. 用 JK 触发器设计一个 8421 码十进制同步计数器。1) 设计要求：A. 写出设计过程；B. 画出实验电路。2) 按设计的逻辑图搭试电路，用单次脉冲作为计数输入脉冲，计数状态用发光二极管监测。3) 逐个输入计数脉冲，观察并记录结果。4) 用 1KHz（或 100KHz）时钟作为计数输入脉冲 CP，用示波器观察并记录 CP 及计数器各输出端的对应波形。2. 用 JK 触发器设计一个 8421 码十进制异步加法器。要求同 1。3. 用 D 触发器设计一个同步四相对钟发生器，其输入输出波形分别如图 4-1 所示。1) 设计要求：A. 写出设计过程；B. 画出实验电路。2) 试搭接电路，其中四相对钟的时钟为 100KHz 的时钟脉冲，用示波器观察并画出CP、 、 、 、 的对应波形。1234图 4-1 四相发生器的示意图及输入输出波形图- 16 -实验五 顺序脉冲和脉冲分配器电路一、实验目的通过实验进一步掌握
