数字电子技术教学课件作者王连英第3章

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1、第3章 触发器,江西现代职业技术学院 邹剑娟,国家级精品资源共享课程数字电子技术,课件编辑制作：程豪 徐芳,第3章 触发器,学习目标及重点与难点,学习目标,熟练掌握基本SR触发器、同步SR触发器和边沿触发器的电路特点及其工作原理。 熟练掌握基本SR触发器、同步SR触发器、边沿D触发器、边沿JK触发器、T触发器、T触发器的逻辑功能及其描述方法。 熟练掌握触发器间逻辑功能变换的方法。 了解触发器的应用,学习目标及重点与难点,第3章 触发器,重点与难点,基本SR触发器的构成特点及其工作原理； 同步SR触发器构成特点及其工作原理； 边沿触发器的构成特点及其工作原理； 触发器逻辑功能的转换； 触发器的应

2、用。,学习目标及重点与难点,第3章 触发器,能够存储1位二值信号的基本逻辑单元电路统称为触发器。 触发器具有两个输出状态稳定且逻辑关系互补（0和1）的输出端，其输出状态，一是能自行保持稳定，有两个稳定状态，用以表示逻辑0和1，或二进制数的0和1；二是在触发信号的作用下，可以置成1或0状态，且在触发信号消失后，已置换的状态可长期稳定保持，具有记忆功能。 依据逻辑功能不同，触发器可分为SR触发器、D触发器、JK触发器、T触发器、T触发器等。 根据触发方式的不同，触发器可分为电平触发器、边沿触发器等。 根据电路结构的不同，触发器可分为基本SR触发器、同步SR触发器、边沿触发器等等。,触发器基本概念,

3、第3章 触发器,按触发方式可分为,电平触发,边沿触发,脉冲触发,按逻辑功能可分为,SR触发器,T和T触发器,JK触发器,D触发器,触发器的分类,第3章 触发器,3.1 基本SR触发器,基本SR触发器也称SR锁存器，是各类触发器的基本组成部分，也可单独作为一个记忆元件来使用。同一逻辑功能的触发器可以用不同结构的逻辑电路实现，以同一基本电路结构也可以构成不同逻辑功能的触发器。对于某种特定的电路结构，只不过是可能更易于实现某一逻辑功能而已。基本SR触发器是常用、最基本的触发器功能电路之一，其可由与非门构成（输入信号低电平有效），也可由或非门构成（输入信号高电平有效）。,3.1 基本SR触发器,第3章

4、 触发器,1. 电路结构,3.1 基本SR触发器,由两个与非门G1、G2的输入端和输出端交叉连接构成的基本SR触发器逻辑电路及逻辑符号如图3.1.1所示。图中，输入信号 为置位（置1，Set）输入端、 为复位（置0，Reset）输入端，字母上方的逻辑非符号和逻辑符号中对应的小圆圈，表示低电平有效；Q和 为互补输出信号，且电路工作正常时，这两个输出信号必须互补，否则电路会出现逻辑错误；在触发器处于稳定状态时，定义Q=1、 =0为触发器（锁存器）的1状态，Q=0、 =1为触发器（锁存器）的0状态。,第3章 触发器,3.1 基本SR触发器,图3.1.1 由与非门构成的基本SR触发器 （a）逻辑电路

5、（b）逻辑符号,第3章 触发器,2. 工作原理,3.1 基本SR触发器,第3章 触发器,设触发器原态为“1”态。,1,0,1,0,(1),触发器输出与输入的逻辑关系,3.1 基本SR触发器,第3章 触发器,设原态为“0”态,1,1,0,触发器保持“0”态不变,复位端,0,3.1 基本SR触发器,第3章 触发器,设原态为“0”态,1,1,0,0,(2),3.1 基本SR触发器,第3章 触发器,设原态为“1”态,0,0,1,触发器保持“1”态不变,置位端,1,3.1 基本SR触发器,第3章 触发器,设原态为“0”态,0,0,1,1,3.1 基本SR触发器,第3章 触发器,设原态为“1”态,0,0,

6、1,触发器保持“1”态不变,1,3.1 基本SR触发器,第3章 触发器,1,0,“1”态,(4),0,0,3.1 基本SR触发器,第3章 触发器,3. 特性表、特性方程、波形图和状态转换图,将上述逻辑关系列表，有由与非门构成的基本SR触发器的特性表，如表3.1.1所示。,3.1 基本SR触发器,第3章 触发器,根据表3.1.1可画出基本SR触发器的卡诺图，如图3.1.2所示。由此，可得基本SR触发器的特性方程（又称特征方程、状态方程），如式(3.1.1)和式(3.1.2)所列。,3.1 基本SR触发器,第3章 触发器,图3.1.1(a)所示基本SR触发器的工作波形图（简称波形图），如图3.1.

7、3所示，这种波形图又称为时序图。其状态转换图如图3.1.4所示，图中两个圆圈分别表示触发器的两个稳定状态，带箭头的线段表示在输入信号作用下触发器状态转换的方向。,如图3.1.3中虚线部分所示，当 = =0时，触发器处于不定状态，直到下一次输入信号 、 不同时，输出Q和 才有确定的状态。,3.1 基本SR触发器,第3章 触发器,4. 由或非门构成的基本SR触发器,由两个或非门构成的基本SR触发器的逻辑符号如图3.1.5所示，其对应的特性方程，如式(3.1.3)和式(3.1.4)所列。比较式(3.1.1)、式(3.1.2)和式(3.1.3)、式(3.1.4)，可以看出式(3.1.1)和式(3.1.

8、3)一样，式(3.1.2)和式(3.1.4)其实也一样。即，不论是由与非门还是或非门构成的基本SR触发器的特性方程都是一样的，只是由与非门构成的基本SR触发器，其输入信号低电平有效，由或非门构成的基本SR触发器，其输入信号高电平有效。,3.1 基本SR触发器,第3章 触发器,5. 集成SR触发器（锁存器）,由于需求的原因，专门的集成SR触发器（锁存器）供应品种较少。由与非门构成的典型集成SR触发器（锁存器）有TTL的四SR锁存器74LS279和CMOS的三态四SR锁存器CC4044，由或非门构成的典型集成SR触发器（锁存器）有CMOS的三态四SR锁存器CC4043，其逻辑符号分别如图3.1.6

9、中所示。,3.1 基本SR触发器,第3章 触发器,6. 集成SR触发器（锁存器）应用举例,例3.1.1 为消除因机械开关在状态转换时抖动可能产生的错误信号，试用基本SR触发器（锁存器）设计一个去开关抖动电路。,3.1 基本SR触发器,第3章 触发器,3.1 基本SR触发器,图3.1.7 采用基本SR触发器（锁存器）构成的去抖动开关电路 (a)普通开关电路 (b) 抖动的输出电压波形 (c) 去抖动开关电路 (d) 去抖动后的输出电压波形,第3章 触发器,3.2 同步触发器,前面介绍的基本SR触发器电路简单，但只要输入信号发生变化，触发器的状态就会发生相应的变化，抗干扰能力差。工程上，除要求逻辑

10、电路的输出状态受输入信号的控制外，还要求触发电路按一定的节拍（时钟控制信号CP），与数字系统中其他部分协调（同步）动作。因此，常在触发器的触发电路中加入一时钟控制信号CP，只是在时钟有效信号作用下，触发器才可能依据当时的输入信号改变为相应的状态。时钟脉冲控制（同步控制）信号CP（Clock Pulse）也常用CLK（Clock）表示。这种具有时钟脉冲控制的触发器称为时钟触发器（钟控触发器），亦称为同步触发器。,3.2 同步触发器,第3章 触发器,3.2 同步触发器,1. 电路结构及逻辑符号,第3章 触发器,3.2 同步触发器,图中，门G1和G2构成基本SR触发器，由时钟脉冲信号CP控制（高电平

11、有效）的两个与非门G3和G4构成了触发导引电路；CP为时钟控制脉冲输入信号，S和R为输入信号（高电平有效）；输入信号 、 低电平有效，只要 或 为低电平，立即可将触发器置1或置0，而不受输入信号S、R和时钟脉冲信号CP的控制，因此又称 为异步置1（置位）输入信号、 为异步置0（复位）输入信号。图3.2.1（b）所示的逻辑符号框中，C1表示CLK是编号为1的一个控制信号；1S和1R表示受C1控制的两个输入信号，只有在C1为有效电平（C1=1）时，1S和1R才能起作用；框图外部的信号输入端处没有小圆圈，表示该输入信号为高电平有效（有小圆圈，则表示低电平有效）；图中的CP、 S、R输入信号均为高电平

12、有效,第3章 触发器,2. 工作原理,3.2 同步触发器,（1）在 = =1的前提下（下同），当CP为0时，门G3、G4被封锁，其输出始终为1，R、S输入信号无效（不影响触发器的状态），触发器的输出Q和 将保持原状态不变，即Qn+1=Qn。此时，称同步SR触发器被禁止。,（2）当CP为1时，门G3、G4 被解除封锁，在 = =1的前提下，输入信号R、S被变换、传送到门G1、G2的输入端，将与触发器的原有状态Qn共同确定触发器的次态Qn+1。相对于式（3.1.3）和式（3.1.4），此时 、 ，代入式（3.1.3）和式（3.1.4）有同步SR触发器的特性方程,第3章 触发器,导引电路,异步置位复

13、位输入信号。,3.2 同步触发器,第3章 触发器,当CP=0时,0,R，S 输入状态 不起作用。 触发器状态不变,被封锁,3.2 同步触发器,第3章 触发器,当 CP= 1 时,1,打开,打开,3.2 同步触发器,第3章 触发器,当 CP = 1 时,1,打开,(1) S=0, R=0,触发器状态由R，S 输入状态决定。,打开,3.2 同步触发器,第3章 触发器,1,1,0,(2) S = 0, R= 1,(3) S =1, R= 0,3.2 同步触发器,第3章 触发器,1,0,Q=1,Q=0,(4) S =1, R= 1,3.2 同步触发器,第3章 触发器,据此，有同步SR触发器的特性表，如

14、表3.2.1所示。,如表3.2.1中所示，当S=R=1时，同步SR触发器的输出状态不定，为避免这种情况出现，输入信号应满足式(3.2.2)SR=0的约束条件。,3.2 同步触发器,第3章 触发器,3. 状态转换图和驱动表,在CP=1、 = =1的前提下，根据表3.2.1可画出同步SR触发器的卡诺图和状态转换图，分别如图3.2.2和图3.2.3所示。,3.2 同步触发器,第3章 触发器,根据触发器的现态Qn和次态Qn+1的取值来确定输入信号取值的关系表，称为触发器的驱动表（又称激励表）。根据表3.2.1可以派生出同步SR触发器的驱动表，如表3.2.2所示。,3.2 同步触发器,第3章 触发器,4

15、. 同步SR触发器的动作特点,根据上述分析、讨论，可知同步SR触发器具有以下的动作特点：,只有当时钟控制（同步控制）信号CP为高电平1时，输入信号才有可能改变触发器的输出状态，此时称为时钟控制信号有效；而当CP=0时，输入信号不能改变触发器的输出状态，触发器的输出状态保持不变，此时 称为时钟控制信号无效。,3.2 同步触发器,在CP=1的全部时间里，S和R状态的全部变化都可引起输出状态的改变。在CP=0以后的时间里，触发器保持的是时钟控制信号CP从1回到0以前瞬间的状态。,异步置1（置位）输入信号和异步置0（复位）输入信号，不受时钟脉冲信号CP的同步控制，只要或为有效低电平，立即可直接将触发器

16、置1或置0。,根据上述分析、讨论，可知同步SR触发器（电平触发器）在CP=1期间，如果S和R信号发生多次变化，那么触发器输出的状态也将发生多次翻转（称为空翻），这就降低了触发器的抗干扰能力。,第3章 触发器,1. 电路结构,如图3.2.4(a)中所示，为避免同步SR触发器同时出现S和R都为1的不允许情况，可在S和R之间接入非门G5。经这种变换后，只有一个输入信号D（高电平有效）的同步触发器称为同步D触发器。同步D触发器是常用的能将数据存入或取出的单元电路，其逻辑电路如图3.2.4(a)所示，其逻辑符号如图3.2.4(b)所示。,3.2 同步触发器,第3章 触发器,图3.2.4 同步D触发器逻辑电路及逻辑符号 (a) 逻辑电路 (b) 逻辑符号,3.2 同步触发器,第3章 触发器,2. 逻辑功能,在 = =1的前提下（下同），当CP为0时，G3、G4 的输出始终为1，被封锁，输入信号D无效，D的变化不会影响触发器的状态，触发器的输出Q和 将保持原状态不变，即Qn+1=