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1、1,第 5 章 存储器系统,第十四讲,复 习,一、微型机的存储系统 二、半导体存储器的基本概念 三、存储器的分类及其特点 四、两类半导体存储器的主要技术指标 五、随机存取存储器 (一)静态存储器SRAM,3,(2)部分地址译码,特点: 用部分高位地址信号(而不是全部)作为译码信号; 使被选中存储器芯片占有几组不同的地址范围。 同一物理存储器占用两组地址:A18不参与译码 F0000HF1FFFH B0000HB1FFFH,4,部分地址译码例,两组地址: F0000H F1FFFH B0000H B1FFFH,A19,A17,A16,A15,A14,A13,&,1,6264 CS1,1,1,1,
2、0,0,0,高位地址: 111000,1011000,,1111000,5,5. SRAM存储器接口设计例,将SRAM 6264芯片与系统连接,使其地址范围为:38000H39FFFH。 使用74LS138译码器构成译码电路。,6,存储器接口设计例,由题知地址范围: 0 0 1 1 1 0 0 0 0 0 0 1 1 1 0 0 1 1,高位地址,A19,A12,A0,7,应用举例,D0D7,A0,A12,WE,OE,CS1,CS2,A0,A12,MEMW,MEMR,D0D7,A19,G1,G2A,G2B,C,B,A,&,&,A18,A14,A13,A17,A16,A15,VCC,Y0,8,二
3、、动态随机存储器DRAM,9,1. DRAM的特点,存储元主要由电容构成; 主要特点: 存储信息不稳定,需要定时刷新。 存储容量高,存取速度较低,价格便宜。 DRAM芯片主要用作主内存。,10,2. 典型DRAM芯片2164A,2164A:64K1bit 采用行地址和列地址来确定一个单元; 行列地址分时传送, 共用一组地址信号线; 地址信号线的数量仅 为同等容量SRAM芯 片的一半。,11,主要引线,行地址选通信号。用于锁存行地址; 列地址选通信号。 地址总线上先送上行地址,后送上列地址,它们 分别在#RAS和#CAS有效期间被锁存在锁存器中。 DIN: 数据输入 DOUT:数据输出,WE=0
4、 WE=1,WE:写允许信号,RAS:,CAS:,数据写入,数据读出,12,3. 2164A在系统中的连接,与系统连接图,存储体,13,2164A在系统中的连接,DRAM 2164A与系统连接的几点说明: 芯片上的每个单元中只存放1位二进制码,每字节数据分别存放在8片芯片中; 系统的每一次访存操作需同时访问8片2164A芯片,该8片芯片必须具有完全相同的地址; 芯片的地址选择是按行、列分时传送,由系统的低8位送出行地址,高8位送出列地址。 结论: 每8片2164A构成一个存储体(单独一片则无意义); 每个存储体内的所有芯片具有相同的地址(片内地址),应同时被选中,仅有数据信号由各片分别引出。,
5、三、存储器扩展技术 (内存储器设计),15,1. 存储器扩展,用多片存储芯片构成一个需要的内存空间; 各存储器芯片在整个内存中占据不同的地址范围; 任一时刻仅有一片(或一组)被选中。 存储器芯片的存储容量等于: 单元数每单元的位数,字节数,字长,扩展单元,扩展字长,16,2. 存储器扩展方法,位扩展 字扩展 字位扩展,扩展字长,扩展单元数,既扩展字长也扩展单元数,17,位扩展,构成内存的存储器芯片的字长小于内存单元 的字长时需进行位扩展。 位扩展: 每单元字长的扩展。,18,位扩展例,用8片64k*1位2164A芯片构成64KB存储器。,LS158,A0A7,A8A15,2164A 64k*1
6、,2164A 64k*1,2164A 64k*1,DB,AB,D0,D1,D7,0000H,FFFFH,.,19,位扩展方法:,将每片的地址线、控制线并联,数据线分 别引出。 位扩展特点: 存储器的单元数不变,位数增加。,20,字扩展,地址空间的扩展 芯片每个单元中的字长满足,但单元数不满足。 扩展原则: 每个芯片的地址线、数据线、控制线并联。 每个芯片必须有不同的地址范围。,芯片的片选端必须分别引出,21,A0A10,DB,AB,D0D7,A0A10,R/W,CS,2K8,D0D7,A0A10,2K8,D0D7,D0D7,A0A10,CS,译码器,Y0,Y1,高位地址,R/W,字扩展示意图,
7、22,字扩展例,用两片64K8位的SRAM芯片构成容量为128KB的存储器 两芯片的地址范围分别为: 20000H2FFFFH 30000H3FFFFH,23,字扩展例,G1,G2A,G2B,C,B,A,Y2,Y3,&,MEMR,MEMW,A19,A18,A17,A16,74LS138,高位地址: 芯片1: 0 0 1 0 芯片2: 0 0 1 1,A19,A18,A17,A16,芯片1,芯片2,例:用两片64K8位的SRAM芯片构成容量 为128KB 的存储器,两片芯片的地址范围分别为:20000H2FFFFH和30000H3FFFFH。,25,字位扩展,设计过程: 根据内存容量及芯片容量确
8、定所需存储芯片数; 进行位扩展以满足字长要求; 进行字扩展以满足容量要求。 若已有存储芯片的容量为LK,要构成容量为M N的存储器,需要的芯片数为: (M / L) (N / K),26,字位扩展例,例:用4K1位的芯片组成16KB的存储器。 位扩展 :4KB 8片 字扩展 :16KB 4*8=32片 访问16KB存储空间:地址线需14根(A0-A13), 其中12根(A0-A11)用于片内寻址,2根(A12,A13)用于片选译码。 注意:以上的例子中所需的地址线数并未从系统整体上考虑。在实际系统中,总线中的地址线数往往要多于所需的地址线数,这时除片内寻址的低位地址线(即片内地址线)外,剩余的
9、高位地址线一般都要用于片选译码。,27,5.3 只读存储器(ROM),EPROM EEPROM,(紫外线擦除),(电擦除),28,一、EPROM,29,1. 特点,可多次编程写入; 掉电后内容不丢失; 内容的擦除需用紫外线擦除器。,30,2. EPROM 2764,8K8bit芯片 地址信号:A0 A12 数据信号:D0 D7 输出信号:OE 片选信号:CE 编程脉冲输入:PGM 其引脚与SRAM 6264完全兼容.,31,2764的工作方式,数据读出 编程写入 擦除,标准编程方式 快速编程方式,编程写入: 每出现一个编程负脉冲就写入一个字节数据,32,5.4 高速缓存(Cache),了解:
10、Cache的基本概念; 基本工作原理; 命中率; Cache的分级体系结构,33,Cache的基本概念,设置Cache的理由: CPU与主存之间在执行速度上存在较大差异; 高速存储器芯片的价格较高; 设置Cache的条件: 程序的局部性原理 时间局部性: 最近的访问项可能在不久的将来再次被访问 空间局部性: 一个进程所访问的各项,其地址彼此很接近,34,Cache的工作原理,CPU,Cache,主 存,DB,DB,DB,命中,存在,不命中,35,Cache的命中率,访问内存时,CPU首先访问Cache,找到则 “命中”,否则为“不命中”。 命中率影响系统的平均存取速度。 Cache存储器系统的
11、平均存取速度= Cache存取速度命中率+RAM存取速度不命中率 Cache与内存的空间比一般为:1128,36,Cache的读写操作,读操作 写操作,贯穿读出式 旁路读出式,写穿式 回写式,37,贯穿读出式,CPU,Cache,主 存,CPU对主存的所有数据请求都首先送到Cache, 在Cache中查找。 若命中,切断CPU对主存的请求,并将数据送出; 如果不命中,则将数据请求传给主存。,38,旁路读出式,CPU向Cache和主存同时发出数据请求。 命中,则Cache将数据回送给CPU,并同时中断CPU对主 存的请求; 若不命中,则Cache不做任何动作,由CPU直接访问主存,CPU,Cac
12、he,主 存,39,写穿式,从CPU发出的写信号送Cache的同时也写入主存。,CPU,Cache,主 存,40,回写式(写更新),数据一般只写到Cache,当Cache中的数据被再次更新时,将原更新的数据写入主存相应单元,并接受新的数据。,CPU,Cache,主 存,更新,写入,41,Cache的分级体系结构,一级Cache:容量一般为8KB-64KB 一级Cache集成在CPU片内。L1 Cache分为指令Cache和数据Cache。使指令和数据的访问互不影响。指令Cache用于存放预取的指令。数据Cache中存放指令的操作数。 二级Cache:容量一般为128KB-2MB 在Pentiu
13、m之后的微处理器芯片上都配置了二级Cache,其工作频率与CPU内核的频率相同。,42,Cache的分级体系结构,系统中的二级Cache,CPU,L1 Cache,L2 Cache,速度和存储容量兼备,提高存取速度,主 存,提供存储容量,43,IBM PC/XT存储器的空间分配,00000H,9FFFFH,BFFFFH,FFFFFH,RAM区 640KB,保留区 128KB,ROM区 256KB,44,第5章应注意的几点,基本概念: 不同半导体存储器的特点及应用场合 Cache的基本概念 系统设计: 存储器芯片与系统的连接 译码电路及其他控制信号 存储器扩展技术,能够设计出所需要的内存储器,作业,P230 5.10 5.12 5.13 5.17,