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1、基于 Verilog 的进位保留加法器设计（CSA） 一、设计目标 使用 Verilog 语言实现 4bit+4bit+4bit进位保留加法器设计， 并使用 Quartes 编写程序， 使用 modelsin 进行仿真验证设计 二、基本原理 2.1 全加器 全加器是为三输入两输出，输入存在进位，真值表如下图所示,输入 X,Y,Z,输出 C,S X Y Z C S 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 化简最简积之和式为： S=XYZ+XYZ+XYZ+XYZ; C=XY+XZ
2、+YZ; 通过使用半加器组成全加器进行化简为： S=Z(XY+XY)+Z(XY+XY)=Z(X + Y)+Z(X + Y)=X + Y + Z 2.2 进位保留加法器原理（Carry save adder） 进位保留加法器为一位全加器，输入为 A,B,Cin；输出为 S,Cout 4bit+4bit+4bit 进位保留加法器的结构为 guan tian liang A1 C22 C2B2A2 S2 C3 FA A 1 B 2 Cin 3 S 4 Cout 5 FA A 1 B 2 Cin 3 S 4 Cout 5 B3A3 S0 C10 0 S11 S4 C12 0 Cout S12 C21
3、C12 FA FAll_add2 A 1 B 2 Cin 3 S 4 Cout 5 S1 S12 C12 FA FAll_add2 A 1 B 2 Cin 3 S 4 Cout 5 C20 FA FAll_add2 A 1 B 2 Cin 3 S 4 Cout 5 FA A 1 B 2 Cin 3 S 4 Cout 5 FA A 1 B 2 Cin 3 S 4 Cout 5 FA FAll_add2 A 1 B 2 Cin 3 S 4 Cout 5 C0B0A0C1 S3 B1 三、程序结构 3.1 全加器程序设计 module FA ( input a, input b, input cin
4、, output s, output c ); assign s=abcin; assign c=(a endmodule 3.3 进位保留加法器电路程序设计 module csa (a,b,cin,s,c); input 3:0 a,b,cin; output c; output 4:0 s; wire 3:0 c1,s1,c2; FA fa_inst10(a0,b0,cin0,s0,c10); FA fa_inst11(a1,b1,cin1,s11,c11); FA fa_inst12(a2,b2,cin2,s12,c12); FA fa_inst13(a3,b3,cin3,s13,c13
5、); FA fa_inst20(s11,c10,1b0,s1,c21); FA fa_inst21(s12,c11,c21,s2,c22); FA fa_inst22(s13,c12,c22,s3,c23); FA fa_inst23(1b0,c13,c23,s4,c); Endmodule 3.4 Verilog 测试平言编写 timescale 1ns/1ps module csa_tb(); reg 3:0 a,b,cin; wire c; wire 4:0 s; integer i,j,k,error; csa CSA1(.a(a),.b(b),.cin(cin),.s(s),.c(c); initial begin a = 0; b = 0; cin = 0; error=0; for(i=0;i16;i=i+1) begin for(j=0;j16;j=j+1) begin for(k=0;k16;k=k+1) begin a = i; b = j; cin = k; #10; if(c,s != (i+j+k) begin error = error + 1; end end end end $stop; end endmodule 四、RTL_view 4.1 整体结构 4.4 全加器程序结构 五、仿真结果 对比仿真结果与理论计算，此实验成功
