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1、二、任意分频原理以及性能1.DDS相位累加器（1）DDS合成流程首先讲诉DSS（直接频率合成法）的原理。DDS是重要的频率合成方法，在波形发生器中有极其重要的应用。DDS主要由以下几部分组成：a) 相位累加器b) RAM数据读取c) D/A转换器d) 低通滤波器见如下流程图：直接频率合成法的流程图，有固定模块，输入频率控制器，输出固定频率的波形。此电路最主要模块是相位累加器，通过相位累加器循环计数，循环读取RAM的数据，从而得到固定频率的波形数据。（2）相位累加器原理相位累加原理流程如上所示：输入频率控制字，根据算法，来实现相位的变化，分析如下所示：假定FPGA基准频率为50MHz，即基准频率
2、：（MHz）假定计数器为32位计数器，即；K为频率控制字，则相位输出的频率为：（1）即（2）根据相位累加原理，以及RAM缓存读取数据，每一次的循环，RAM数据间隔K读取一次。当K=1的时候，公式能输出最小频率，根据公式（1）:所以，最小波形频率步进为0.011655Hz。当fo=1Hz的时候，根据公式（2）所以，每Hz的增减，K的步进为85.90。当K=N/2的时候，公式能输出最大频率（因为每个CLK跳变一次），此时，根据公式（1），得到：因此，根据频率控制字K的变化，能输出及固定频率的波形。2.任意频率分频原理在FPGA中某些应用场合，对频率要求比较高的情况下，用相位累加器原理来生成固定频率
3、的方法，未尝不可。我们规定，对Cnt进行对半50%拆分，具体如下：（1）当的时候，即低电平；（2）当的时候，fo=1，即高电平。同上：在FPGA中应用，Verilog代码如下所示：/* Module Name : clk_generator* Engineer : Crazy Bingo* Target Device : EP2C8Q208C8* Tool versions : Quartus II 9.1SP1* Create Date : 2011-6-25* Revision : v1.0* Description :*/*fc = 50MHz 50*106fo = fc*K/(232)
4、K = fo*(232)/fc= fo*(232)/(50*106)*/module clk_generator#(parameter FREQ_WORD = 32d8590 /1KHz)(input clk, /50MHzinput rst_n, /clock resetoutput reg clk_out);/-reg 31:0 max_value;always(posedge clk or negedge rst_n)beginif(!rst_n)max_value = 1b0;elsemax_value = max_value + FREQ_WORD;end/-always(posed
5、ge clk or negedge rst_n)beginif(!rst_n)clk_out = 1b0;elsebeginif(max_value 32h7FFF_FFFF)clk_out = 1b0;elseclk_out M，这是为了节约查找表的空间。正是由于这种相位折断才降低了SFDR，使得DDS的性能变坏。以上参数都是可以根据实际的要求估算出来的，例如要产生一个4 MHz、分辨率为O4 Hz、带外抑制比为60 dB的正弦信号，时钟频率为100 MHz。那么根据式(2)，可以得到N=11；根据实际经验，查找表的每位可以产生6 dB的抑制比，所M=606=10 b。由于直接读取法DDS不
6、存在相位折断的问题，所以往往能得到比较好的SFDR。33 信噪比 由于SFDR只与最大噪声的频谱幅度有关，所以相同的SFDR可能有不同的频谱纯度，为此引入了另外一个DDS的性能指标信噪比(SNR )。信噪比是指信号功率和噪声功率之比，由于涉及到所有的噪声，所以跟频谱纯度息息相关，对于频率分辨率高的DDS，噪声的能量较低，信噪比较大，频谱纯度好。4 Matlab仿真结果 根据两种DDS的FPGA的仿真数据，可以通过Matlab仿真输出波形，如图5，图6所示。 可以根据图很明显地看出以上三个性能参数的比较情况，直读DDS的SFDR要大得多，而且频谱纯度也好，合成方式的频率分辨率高。5 结语 从以上比较可以发现直读方式是实际应用中非常好的选择，但是对于这种方式，只能输出有限的预先设定好的频率和调频率，不具有通用性适合用在特定的场合。而频率合成的DDS能合成任意频率和调频率，也能通过一定的措施达到所需指标，所以这种原理是一种通用的原理，被科研工作者和DDS制造商广泛采用。在雷达系统(比如高度计、散射计)中，往往只需要某一种或者几种特定的调频率、带宽、频率的DDS，所以可以较多地采用直读方式。
