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1、天线效应解决方案篇一：天线效应及解决方法干蚀刻（etch）需要使用很强的电场驱动离子原浆，在 蚀刻gate poly和氧化层边的时候，电荷可能积累在gate poly上，并产生电压足以使电流穿过gate的氧化层，虽 然这种状况通常不会破坏gate氧化层，但会降低其绝缘 程度。这种降低程度于gate氧化层面积内通过的电荷数 成正比。每一poly区积累的正电荷与它的面积成正比， 如果一块很小的gate氧化层连接到一块很大的poly图形 时，就可能造成超出比例的破坏，因为大块的poly区就 像一个天线一样收集电荷，所以这种效应称为天线效 应，天线效应也会发生在source/drain的离子植入时。
2、天线效应与poly和gate氧化层的面积之比成正比（对于 pmos和nmos,要分开计算gate氧化层的面积，因为它们 的击穿电压不同）。当这个比值达到数百倍时，就可能 破坏氧化层。大多数的layout中都可能有少数这样大比 值的poly图形。下图为一个可能产生天线效应的例子：mos M1的gate由 poly连接至M2，当M1和M2距离够长造成poly和M1 gate氧化层面积之比太大，从而可能破坏M1的gate氧化 层。消除天线效应的方法主要是设法降低接到gate的poly面积。见右图，在poly接至gate增加一个metal 跳线，即减小了接至gate的poly与gate氧化层的面 积之
3、比，起到消除天线效应的作用。天线效应产生的静电破坏也会发生在metal蚀刻 时。如果metal接到diffusion时，极少会产生静电 破坏，因为diffsion可以卸掉静电，所以top metal 一般不用考虑天线效应的问题（基本上每条topmetal都会接到diffusion上）。对于下层metal则不 然，没有接到diffusion的下层metal当其接至gate 时，如面积过大，就极易产生天线效应。解决方法：在下层metal上加一个top metal的跳线，如无 法加top metal跳线，可以连接一个最小size的Nmoat/P-epi或Pmoat/nwell的二极管，原则上这个 二
4、极管不可以影响线路的正常工作篇二：PCB 中集成电路的天线效应PCB 中集成电路的天线效应如摩尔定律所述，数十年来，集成电路的密度和性能迅猛增长。众所周知，这种高速增长的趋势总有一天会结束，人们只是不知道当这一刻来临时，集成电路的密度和性能到底能达到何种程度。随着技术的发展，集成电路密度不断增加，而栅氧化层宽度不断减少，超大规模集成电路中常见的多种效应变得原来越重要并难以控制。天线效应便是其中之一。在过去的二十年中，半导体技术得以迅速发展，催生出更小规格、更高封装密度、更高速电路、更低功耗的产品。本文将讨论天线效应以及减少天线效应的解决方案。天线效应天线效应或等离子导致栅氧损伤是指：在MOS集
5、成电路生产过程中，一种可潜在影响产品产量和可靠性的效应。目前，平版印刷工艺采用“等离子刻蚀”法（或“干法刻蚀”）制造集成电路。等离子是一种用于刻蚀的离子化/活性气体。它可进行超级模式控制（更锋利边缘/更少咬边），并实现多种在传统刻蚀中无法实现的化学反应。但凡事都有两面性，它还带来一些副作用，其中之一就是充电损伤。等离子充电损伤是指在等离子处理过程中，MOSFET中产生的栅氧化层的非预期高场应力。在等离子刻蚀过程中，大量电荷聚集在多晶硅和金属表面。通过电容耦合，在栅氧化层中会形成较大电场，导致产生可损伤氧化层并改变设备阀值电压（VT）的应力。如下图所示，被聚集的静电荷被传输到栅极中，通过栅氧化层
6、，被电流隧道中和。显而易见，暴露在等离子面前的导体面积非常重要，它决定静电荷聚集率和隧穿电流的大小。这就是所谓的“天线效应”。栅极下的导体与氧化层的面积比就是天线比率。一般来讲，天线比率可看做是一种电流倍增器，可放大栅氧化层隧穿电流的密度。对于给定的天线比率来说，等粒子密度越高，隧穿电流越大。更高的隧穿电流意味着更高的损伤。导体层模式刻蚀过程累积电荷量与周长成正比。灰化过程累积电荷量与面积呈正比。接触刻蚀过程累积电荷量与通过区域的面积成正比。天线比率（AR）的传统定义是指“天线”导体的面积与所相连的栅氧化层面积的比率。传统理论认为，天线效应降低程度与天线比率成正比（每个金属层的充电效果是相同的
7、）。然而，人们发现天线比率并不取决于天线效应，还需要考虑布局问题。布局对充电损伤的影响充电损伤的程度是一个几何函数，与极密栅线天线相关。但是由于刻蚀率的差异反映出的刻蚀延迟、等离子灰化和氧化沉积以及等离子诱导损伤（PID）的原因，使得充电损伤更容易受到电子屏蔽效应的影响。因此，天线效应的新模式需要考虑刻蚀时间的因素，如公式1。而通过插入二极管或桥（布线）控制天线效应，可以更好地预测天线效应，如公式2所示。其中，Q指在刻蚀期间，向栅氧化层注入的总积累电荷。A为导电层面积，等离子电流密度J下的电容容量为Ca为栅极面积，等离子电流密度J下的电容容量为a为电容比P为天线电容器的周长p为栅电容器的周长为
8、等离子电源的角频率根据基于PID的新模式，PID不取决于AR，但是天线电容与栅极电容的比例是PID的良好指标。PID取决于等离子电源的频率，当氧化层4nm，PID将对应力电流变得不敏感。在不增加J的情况下，增加栅极的介电常数，可增加PID。减少天线效应的设计解决方案下面几种解决方案都可以用来降低天线效应。1.跳线法：通过插入跳线，断开存在天线效应的天线并布线到上一层金属层；直到最后的金属层被刻蚀，所有被刻蚀的金属才与栅相连。2.虚拟晶体管：添加额外栅会减少电容比；PFET比NFET更敏感；反向天线效应的问题。3.添加嵌入式保护二极管：将反向偏置二极管与晶体管中的栅相连接（在电路正常运行期间，二
9、极管不会影响功能）。4.布局和布线后，插入二极管：仅将二极管连接到受到天线效应的金属层，一个二极管可保护连接到相同输出端口的所有输入端口。消除天线效应最重要的两个方法便是跳线法和插入二极管。接下来，我们将详细讨论这两种方法。跳线法是应对天线效应最有效的方法。插入二极管可解决其他天线问题。 跳线法跳线是断开存在天线效应的金属层，通过通孔连接到其它金属层，最后再回到当前层。如下图所示，跳线法将很长的天线分成若干短天线，减小连接到栅输入的电线面积，从而减少聚集电荷。需要注意的是，跳线的放置位置十分重要。必须把跳线放置在可减少布线长度的位置。下图可详细说明。如下图所示，在两张图片中，输入和输出引脚间都
10、有同样长度的间距，只是跳线位置稍有不同。第一张图的电路没有受到天线效应的影响，而第二张图中的电路却受到了天线效应的影响。通过这个例子可以很明显的看出，可使用跳线（又叫做“桥”）避免天线效应。跳线即断开存在天线效应的金属层，通过通孔将静电荷传送到更高一层的金属层，然后再回到当前层。在金属化的过程中，除了在最高一层上，引脚与很小的电线面积相连接，避免该层以下的任何天线问题的发生。插入二极管如图所示，在逻辑栅输入引脚旁边插入二极管，可为底层电路提供一个电荷泄放路径，因此篇三：天线效应Antenna Effect天线效应：当大面积的金属1直接与栅极相连，在金属腐蚀过程中，其周围聚集的离子会增加其电势，
11、进而使栅电压增加，导致氧化层击穿。大面积的多晶硅也有可能出现天线效应。打个简单的比方，在宏观世界里，广播、电视的信号，都是靠天线收集的，在我们芯片里，一条条长的金属线或者多晶硅等导体，就象是一根根天线，当有游离的电荷时，这些“天线”便会将它们收集起来，天线越长，收集的电荷也就越多，当电荷足够多时，就会放电。那么，哪里来的这么多的游离电荷呢？IC现代制程中经常使用的一种方法是离子刻蚀（plasma etching），这种方法就是将物质高度电离并保持一定的能量，然后将这种物质刻蚀在wafer上，从而形成某一层。理论上，打入wafer的离子总的对外电性应该是呈现中性的，也就是说正离子和负离子是成对出
12、现，但在实际中，打入wafer的离子并不成对，这样，就产生了游离电荷。另外，离子注入（ion implanting）也可能导致电荷的聚集。可见，这种由工艺带来的影响我们是无法彻底消除的，但是，这种影响却是可以尽量减小的。 这些电要放到哪里去呢？我们知道，在CMOS工艺中，P型衬底是要接地的，如果这些收集了电荷的导体和衬底间有电气通路的话，那么这些电荷就会跑到衬底上去，将不会造成什么影响；如果这条通路不存在，这些电荷还是要放掉的，那么，在哪放电就会对哪里造成不可挽回的后果，一般来讲,最容易遭到伤害的地方就是gate oxide。通常，我们用“antenna ratio”来衡量一颗芯片能发生“an
13、tenna effect”的几率。“antenna ratio”的定义是：构成所谓“天线”的导体（一般是metal）的面积与所相连的gate oxide的面积的比率。这个比率越大，就越容易发生antenna effect。这个值的界定与工艺和生产线有关，经验值是300：1。我们可以通过DRC来保证这个值。随着工艺技术的发展，gate的尺寸越来越小，metal的层数越来越多，发生antenna effect的可能性就越大，所以，在/DMSP/TMSP以上工艺，我们一般不大会考虑antenna effect，而在以下工艺，我们就不得不考虑这个问题了。避免措施：减小与栅连接的多晶硅和金属一面积，令其在所接栅面积的100倍以下：采用第二层金属过渡。
