cadence相关软件介绍.

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1、 公司概述Cadence是全球电子设计自动化(EDA领先企业,从事软件与硬件设计工具、芯片知识产权与设计服务,目前正致力于EDA产业的转型。Cadence把此次转型构想命名为EDA360,因为它将包含设计过程中的所有方面,并关注最终产品的可盈利性。这种应用驱动型方法,能在创建、集成与优化电子设计方面帮助我们的客户以更低的成本和更高的质量完成硅芯片、片上系统设备、以及完整的系统实现。Cadence Design System, Inc.公司成立于1988年,总部位于美国加州圣荷塞,其设计中心、研发中心和销售部门分布于世界各地。CADENCE中国1992年Cadence 公司进入中国大陆市场,迄今

2、已拥有大量的集成电路 (IC 及系统设计客户群体。在过去的二十年里,Cadence公司在中国不断发展壮大,建立了北京、上海、深圳分公司以及北京研发中心、上海研发中心,并于2008年将亚太总部设立在上海,Cadence中国现拥有员工400余人。北京研发中心和上海研发中心主要承担美国公司总部EDA软件研发任务,力争提供给用户更加完美的设计工具和全流程服务。Cadence在中国拥有强大的技术支持团队,提供从系统软硬件仿真验证、数字前端和后端及低功耗设计、数模混合RF前端仿真与DFM以及后端物理验证、SiP封装以及PCB设计等技术支持。我们的销售方案中还包括提供专业设计服务,VCAD团队为用户提供高质

3、量、有效的设计和外包服务。把世界顶尖的产品技术和服务融入中国,成为中国电子行业最亲密合作伙伴,和中国电子高科技产业共同腾飞是Cadence 在中国的坚定信念。市场与趋势Cadence服务于产值达2万亿美元的全球电子市场,其中包括产值超过3000亿美元的半导体市场。我们的主要垂直市场领域包括:有线与无线通讯;工业、医疗与汽车电子;计算机与消费电子,比如多媒体和个人娱乐设备。这些领域占全球电子设备营收和半导体营收的90%以上。我们的主要横向市场领域是系统公司、半导体公司和硅供应商(ASIC供应商、集成电路代工厂和FPGA公司。作为这些领域里的EDA解决方案领先供应商,Cadence 对业界趋势和客

4、户需求有着前所未有的认识。两大主要趋势推动着电子设计:不断提高的硅容量和越来越高的复杂性。虽然传统的生产方法正在达到基本物理极限,随着新晶体管结构的开发,不同封装中的单个硅片,变成单独封装中层叠的晶片互联,硅容量也将会继续提高。 同时,由于各设计领域的融合,以及消费者对高性能产品的需要,设计正变得更复杂。现代电子设备支持高速通信、大数据量处理与芯片中快速的交互作用,这需要混合信号(模拟/数字、低功耗与高级节点设计技术。 在很多情况下,产品的硬件功能并非主要差异所在。当今产品主要是在应用方面进行竞争,也就是在硬件上运行的软件,不管是手机上运行的游戏还是网络路由器上运作的协议。为获得成功,新设计必

5、须在系统层面以及片上系统 (SoC 和硅层面进行优化。Cadence是唯一一家融合了业界构想、有着全面的产品阵容以及高端技术优势,能够全面解决这些问题的公司。 Encounter Digital Implementation System 15 Encounter Power System 16Encounter Timing System 17Clock Concurrent Optimization 18相关产品简介 18系统验证及硬件仿真数字设计Functional Verification 功能验证System Design & Verification/ Hardware Emula

6、tion 系统设计和验证/硬件仿真Front-End Design/ Logic Design数字芯片前端设计/逻辑设计Digital Implementation 数字实现Incisive Enterprise Simulator 1Incisive Enterprise Verifier 2Incisive Enterprise Manager 2VIP catalog 3Palladium XP Verification Computing Platform 4Palladium Dynamic Power Analysis 5Rapid prototyping Platform 6C-

7、to-Silicon Compiler 7Virtual System Platform 8相关产品简介 8Cadence Chip Planning System 9Encounter RTL Compiler 10Encounter RTL Compiler with Physical 11Encounter Conformal Constraint Designer 11Encounter Conformal ECO Designer 12Encounter Conformal Equivalence Checker 13Encounter Conformal Low Power 13E

8、ncounter DFT Architect 14 定制与模拟设计 封装与PCB设计Virtuoso Analog Design Environment 19Virtuoso Accelerated Parallel Simulator 19RF Design Methodology Kit 20Virtuoso AMS Designer 20Virtuoso Layout Suite 21Cadence Space-Based Router 21Virtuoso Chip Assembly Router 22Virtuoso Digital Implementation 22Allegro

9、FPGA System Planner 27Allegro PCB Designer 28Allegro PCB SI 28Allegro Design Authoring 29Allegro Package Designer 30 Cadence 3D Design Viewer 30Cadence SiP Co-Design 31Cadence SiP Digital SI 32Cadence SiP Digital Architect 33相关产品简介 34Virtuoso Front- End/ Circuit Design Simulation Virtuoso 前端/电路设计仿真V

10、irtuoso Layout & VerificationVirtuoso 设计版图和验证PCB设计SiP系统封装Design Sign Off 设计签收Cadence Physical Verification System 23Virtuoso DFM 23Cadence Litho Electrical Analyzer 24Cadence Litho Physical Analyzer 25Cadence CMP Predictor 25相关产品简介 26Functional Verification 功能验证Incisive Enterprise Simulator 概述 特性/优势

11、多语言仿真促进测试平台自动化、低功耗、指标驱动型验证,以及混合信号验证Incisive Enterprise Simulator (IES 提供了最全面的IEEE语言支持,有着独特的功能,支持加快芯片实现所需的意图、抽象与收敛。当IES与Conformal LP密切配合使用时,它是低功耗验证的核心引擎;与Virtuoso仿真器配合使用时,又是混合信号验证的数字引擎;用于仿真加速与Xtreme 和Palladium配合使用时又是测试平台引擎;当其与TLM验证解决方案配合使用又可以是RTL引擎。当数字仿真在1980年代被普遍应用时,其流程非常简单:RTL级、然后是门级最后是实现。之后的几年间,仿真

12、逐渐成熟应用于验证,并成为现代复杂FPGA、ASIC和定制设计中提高效率、提供可预测性以及保障质量的关键手段。随着此技术的成熟,也出现了新方法用于生成指标,测量验证计划的进度,以新的数字和模拟仿真抽象将验证移到流程的初期阶段,从而出现了加快收敛的新方法。IES继续引领验证过程中的这些变化,加入了新的技术,支持新出现的需求,让IES成为业界最经常使用的引擎。今天Cadence IES促进验证平台自动化、重用和分析,从系统层面到RTL级再到门级对设计进行验证。它支持Incisive Enterprise Manager采取的指标驱动法。其本地编译架构加快了事务级、行为级、低功耗、RTL级和门级模型

13、的同时仿真,消除了其他仿真方法中常见的性能下降。IES还支持所有IEEE标准语言,Open Verification Methodology (OVM、新兴的Accellera通用验证方法学(UVM、以及e Reuse Methodology (eRM,所以工程师可以迅速而方便地为其引入可靠的验证流程。验证工程师可以拓展Enterprise Simulator的功能,加入Incisive Software Extensions,它提供了测试平台与被测设备(DUT之间高吞吐量的信道,并促进内置软件的自动指标驱动型验证,把它当作DUT的另外一部分一样。 促进测试平台自动化、分析与重用以提 高效率确

14、保验证质量,跟踪业界标准的覆盖指标,包括功能、事务、低功耗和HDL代码,加上自动数据与断言检查用自动反标注与可执行的验证计划推动与指引验证在多语言验证环境之上创造可重用的序列与多信道虚拟序列配置现有的统一验证元件(UVC或迅速构建全新UVC促进高级调试,使用SimVision用于事务级模型、SystemVerilog/e级库、瞬时混合信号、低功耗与传统波形图分析支持e、Open Verification Library (O V L、O V M类库、新兴U V M类库、S y s t e m C、S y s t e m C验证库、SystemVerilog、Verilog、VHDL、PSL、S

15、VA和CPF为复合语言、混合信号与低功耗设计提供尽可能高的性能,涵盖多个抽象层,包括能够对RTL仿真在Palladium XP 系列进入退出加速器/仿真器进行现场交换01功能验证Incisive Enterprise Verifier概述 概述特性/优势综合形式分析与仿真引擎的双重效能Cadence Incisive Enterprise Verifier(IEV 允许设计团队与验证工程师更快地将设计做起来,在流程的初期阶段就进行错误搜寻,利用SVA与PSL在验证结束之前收集更多指标,揪出设计深处的错误,而这是单独仿真或形式验证法很容易错过的。IEV 紧密集成了形式分析和仿真引擎,由此带来双重效能。它包含Incisive Formal Verifier和Incisive Enterprise Simulator的功能,并增加了新的引擎集成功能。简而言之,各种技术的长处被结合并混合为独特、共同强化的方法,提高分析的效率与灵活性,以及贡献大量的覆盖指标,进一步加快指标驱动的SoC与硅实现。通过多数用户的简易设置、自动操作,以及专业用户的精细控制,还有全新的断言调试功能,IEV 提高了断言式验证的投资回报率。它也为整个企业间指标驱动的SoC与硅实现提供了支持,在验证计划、服务器集群上的回归操作、巩固形式与仿真指标以及多核心性能方面都实现提升。