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1、組合邏輯,Chapter 4,2,4.1 簡介,數位系統的邏輯電路可能是組合的 (combinational) 或序向的 (sequential)。 組合電路所包含的邏輯閘，其輸出在任何時間都是僅由目前輸入的組合所決定。 組合電路包含輸入變數、邏輯閘及輸出變數。組合邏輯閘會對其輸入的信號值產生反應進而產生輸出信號值，可將已知輸入資料的二元資訊轉換成所需的輸出資料。,3,4.2 組合電路,數位系統的邏輯電路 序向電路 除了邏輯閘外還有儲存元件 它們的輸出，除了與當時的輸入有關外，還受儲存元件的狀態所影響。因為儲存元件的狀態，乃是先前輸入的函數。 因此，序向電路的輸出，不僅由目前輸入值決定，還受過
2、去的輸入的影響，並且電路的行為是輸入及內部狀態時間序列的函數。,4,組合電路 對於 n 個輸入變數而言，將有 2n 種可能的輸入組合。 標準組合電路 加法器 (adders)、減法器 (subtractors)、比較器 (comparators)、解碼器 (decoders)、編碼器 (encoders)，以及多工器 (multiplexers)。 中型積體 (MSI) 電路或標準晶胞 (standard cells),4.2 組合電路,5,4-3 分析步驟,組合電路的分析就是需要去決定該電路所執行的函數。 分析的第一個步驟是要確認所給定的電路是組合電路而不是序向電路。 不具有回授路徑或記憶元
3、件 進行求取輸出布林函數或真值表。 設計驗證 解釋電路的操作,6,分析步驟,要從邏輯圖得到輸出的布林函數，則可以由以下步驟來進行： 利用任意的符號 (但必須是有意義的名稱) 將所有閘輸出標示為輸入變數的函數。對每一個閘輸出決定出布林函數。 將已標示為輸入變數的函數之閘，以之前已標示的閘再利用其他任意的符號加以標示，找出這些閘的布林函數。 重複在步驟2的過程直到得出電路的輸出為止。 利用先前定義的函數重複置換，則可以得到用輸入變數的輸出布林函數。,7,分析步驟,直接從邏輯圖獲得真值表而不經由布林函數的推導，其過程如下：,8,直接順向法,F2 = AB+AC+BC T1 = A+B+C T2 =
4、ABC T3 = F2T1 F1 = T3+T2,9,F1 = T3+T2 = F2T1+ABC = (AB+AC+BC)(A+B+C)+ABC = (A+B)(A+C)(B+C)(A+B+C)+ABC = (A+BC)(AB+AC+BC+BC)+ABC = ABC+ABC+ABC+ABC 全加器 F1：和 F2：進位,10,真值表,11,4-4 設計步驟,組合電路的設計過程包含下列各步驟： 組合電路的設計，係從設計目的規格的描述開始，而結束於邏輯圖的完成，或是由邏輯圖獲得一組簡化的布林函數。 1.由電路的規格，決定所需的輸入與輸出的個數，並且對每一個輸入與輸出安排一個變數符號。 2.導出真值
5、表並定義輸入與輸出間所需的關係。 3.對每一個輸出求出以輸入變數為函數之簡化的布林函數。 4.畫出邏輯圖，並且證明 (以人工方式或模擬方式) 設計的正確性。,12,功能(函數)描述 布林函數 HDL (硬體描述語言) Verilog HDL VHDL Schematic entry 邏輯化簡 閘數 閘輸入數 傳播時間延遲 電路互連數目 各閘推動能力的限制,13,碼轉換的例子,BCD碼轉換成超3碼 真值表,14,卡諾圖,15,化簡後的函數 z = D y = CD +CD x = BC + BD+BCD w = A+BC+BD 另一種形式實現的電路 z = D y = CD +CD = CD +
6、 (C+D) x = BC + BD+BCD = B(C+D) +B(C+D) w = A+BC+BD,16,邏輯圖,17,4-5 二進位加法器-減法器,半加法器 0 + 0 = 0 ; 0 + 1 = 1 ; 1 + 0 = 1 ; 1 + 1 = 10 兩個輸入變數: x, y 兩個輸入變數: C (進位), S (和) 真值表,18,S = xy+xy C = xy 電路實現的彈性 S= x y S = (x+y)(x+y) S = xy+xy S = (C+xy) C = xy = (x+y),19,20,全加法器 處理三個輸入位元算術和的組合電路 具有三個輸入位元 x, y：兩個有效
7、位元 z：從前級較低有效位置送來的進位 兩個輸出位元: C, S,21,22,S = xyz+xyz+ xyz+xyz C = xy + xz + yz S = z (xy) = z(xy+xy)+z(xy+xy) = zxy+zxy+z(x+y)(x+y) = xyz+xyz+xyz+xyz C = z(xy+xy)+xy = xyz+xyz+ xy,23,二進位加法器,24,進位傳播 正確的輸出總和在輸出端出現 最長傳播延遲時間是使得進位傳遞過全加法器所要花的時間。(the worst case) (A1,B1,C1) C2 C3 C4 (C5,S4) 8個閘階層,25,減少進位傳播延遲
8、採用較快速的邏輯閘 應用前瞻進位 邏輯 (carry lookahead (增加裝置的複雜度，來減少進位延遲時間) 進位傳播 (carry propagate)：Pi = AiBi 進位產生 (carry generate)：Gi = AiBi 和：Si = PiCi 進位：Ci+1 = Gi+PiCi C1 = G0+P0C0 C2 = G1+P1C1 = G1+P1(G0+P0C0) = G1+P1G0+P1P0C0 C3 = G2+P2C2 = G2+P2G1+P2P1G0+ P2P1P0C0,26,邏輯圖,27,4位元前瞻進位加法器的電路 傳播延遲,28,二進位減法器,A B = A+(B的2s補數) 4-位元加法器-減法器 M=0, A+B; M=1, A+B+1,29,溢位 (overflow) 保存數字的位元數是有限的 若是兩個同時是正數相加，得出一負數，則可能出現溢位。 兩個同時是負數的數字，得出一正數，則可能出現溢位。 V = 0,無溢位; V = 1,溢位,範例:,30,4-6 十進位加法器,兩個 BCD數相加 9 個輸入：兩個 BCD數與一個進位輸入 5個輸出：一個 BCD數與一個進位輸出 設計方法 真值表(含有29個entries) 利用二進位全加法器 和 = 9 + 9 + 1 = 19 二進位碼 至 BCD碼轉換,
