《微机原理与接口技术 教学课件 ppt 作者 何珍祥 第6章 输入输出出接口》由会员分享，可在线阅读，更多相关《微机原理与接口技术 教学课件 ppt 作者 何珍祥 第6章 输入输出出接口（101页珍藏版）》请在金锄头文库上搜索。
1、本章教学重点和难点： CPU与外部设备的数据传送方式、中断方式、DMA方式和专用I/O处理器方式、I/O接口和端口编址。 8259A内部结构、引脚、初始化命令和操作命令及编程。 8237A的内部结构、引脚、传输类型、数据传送方式及编程应用。,第6章 输入/输出接口,本章教学内容： 6.1 输入/输出接口概述 （接口基本概念、CPU与外设数据传送的方式） 6.2 中断系统 （中断源、中断向量表及中断处理等概念） 6.3 可编程DMA控制器8237A,6.1.1 输入输出接口电路 1. I/O接口的组成 把端口地址译码、读/写/中断控制逻辑、数据缓冲/锁存器、数据端口、控制端口、状态端口等电路组合
2、起来，就构成了一个简单的I/O接口电路。 I/O接口的总体结构如图6-1所示。 I/O接口电路一方面通过数据总线、控制总线、地址总线与CPU连接，另一方面通过数据线、控制线、状态线与外部设备连接。,6.1 输入/输出接口概述,2. I/O接口需解决的问题 （1）速度匹配问题：CPU的速度。 （2）信号电平和驱动能力问题：CPU的信号都是TTL电平(一般在05V之间) 。 （3）信号形式匹配问题：CPU只能处理数字信号，有数字量、开关量、模拟量（电流、电压），有非电量，如压力、流量、温度、速度等。 （4）信息格式问题。 （5）时序匹配问题。,3. I/O接口的功能 （1）I/O地址译码与设备选择
3、。 （2）信息的输入/输出。 （3）命令、数据和状态的缓冲与锁存。 （4）信息转换。 （5）联络功能。 （6）中断管理功能。 （7）可编程功能。,4. 接口电路分析与设计的基本方法 （1）分析接口两侧的定义与时序关系。 （2）进行系统总线与外设之间的信号转换。 （3）合理选用接口芯片。 （4）接口驱动程序分析与设计。,6.1.2 CPU与外设数据传送的方式 1. 程序控制方式 （1）无条件传送方式 （2）查询传送方式（条件传送方式） 2. 中断方式,3. DMA方式 DMA（Direct Memory Access）方式，使CPU不参加数据I/O操作，而是由DMA控制器DMAC来实现内存与外设
4、之间、外设与外设之间的直接快速传送，基本是以硬件的速度传递数据。 DMA传送需要一个专门的器件DMA控制器（DMAC）来协调外设与内存的数据传送，常用的DMAC有Intel 8257、8237和Z-80DMA等。,4. 专用I/O处理机方式 现在的微机系统中广泛采用了一种专用I/O处理器，把原来由CPU完成的各种I/O操作与控制全部交给I/O处理器去完成。 CPU将I/O处理器程序放入8089使用的存储器空间，并由硬件产生一个I/O处理器注意信号引起8089对该信号的注意，使8089执行该程序。CPU可以在必要时终止或重新启动I/O处理器程序的执行。8089还能在主存储器中存储它的有关状态和任
5、意外围设备的状态。,6.1.3 I/O端口的编址方式 I/O端口编址方式有两种： 一种是存储器映射方式，即把端口地址与存储器地址统一编址，称之为统一编址方式； 另一种是I/O映射方式，即把I/O端口地址与存储器地址分别进行独立的编址，称之为独立编址。,1. 统一编址 不设置专门的I/O指，将I/O端口看作是内存单元。 2. 独立编址 内存地址空间和I/O端口地址是相对独立的， I/O端口的地址范围是从0000HFFFFH连续的64K字节；I/O端口的指令IN和OUT进行专门的输入/输出操作。,3. 统一编址方式的端口访问 MCS一51单片机的片上I/O端口P0、P1、P2、P3和片外扩展I/O
6、端口均与数据存储器统一编址。对片上I/O端口的操作与对片内RAM及寄存器的操作使用相同的指令，可以进行各种算术逻辑操作。 4. 独立编址方式的端口访问 IN是读端口，OUT是写端口。 Intel 80x86微处理器的指令系统规定，I/O端口只能直接和累加器交换数据。当端口地址在0255以内（一个字节）时，可以使用直接地址；当端口地址大于255时，只能使用DX寄存器间址。,6.2 中断系统,6.2.1 中断系统基本概念 1. 中断 中断：当CPU正在执行程序时，由于某个内部或外部的事件发生，CPU暂停正在执行的程序，转去执行直接处理事件的程序，执行完毕后再返回被暂停的程序指令处接着执行。如图6-
7、3所示。处理事件的程序就称为中断服务程序。,2. 中断源和中断类型 中断源有两类：硬件中断源和软件中断源。 （1）硬件中断 硬件中断也称为外部中断，是由外部设备的电路在CPU的引脚上产生的中断请求。常见的硬件中断有电源故障中断、键盘中断、打印机中断、磁带驱动器和磁盘驱动器数据传输中断、实时控制系统中的传感器引发的中断等。 8088/8086系统的外部中断包括非屏蔽中断NMI和可屏蔽中断INTR 。 非屏蔽中断 可屏蔽中断,（2）软件中断 从广义上讲软件中断即为内中断，从狭义上讲软件中断又可区分为内部中断和异常。 内部中断 内部中断可以是一条软中断指令。 “INT 21H”指令，将中止执行当前的
8、程序，转而去执行相应的DOS功能调用程序。 异常 异常是因为程序运行出现某种问题而导致中断，有失效（Fault）、陷阱（Trap）和中止（Abort）三类。,3. 中断过程 （1）中断请求 CPU在执行完每条指令后，自动检测中断请求输入线，以确定是否有外部来的中断请求信号出现。 （2）中断判优 中断判优也称为中断排队，当多个中断源同时发中断请求时，中断系统需根据事件的轻重缓急，给每个中断源确定一个中断优先级别，首先响应它的请求，处理完后，再处理级别较低的中断请求。 （3）中断响应 IF为1，通常中断响应的操作过程应包括保护现场信息、保存断点、清除中断允许位、转到中断服务程序入口。 （4）中断处
9、理 （5）中断返回,4. 开中断和关中断 IF=1，是开中断状态； IF=0，是关中断状态。 5. 中断优先级 如果CPU在执行中断服务程序时，又接受了新的中断申请，就会打断正在执行的中断服务程序，为新的中断源服务。这种在中断服务过程中，又接受新的中断申请并为之服务的情况，称为中断嵌套。中断嵌套的规则为，只有高优先级的中断源可以打断低优先级中断的服务；低级中断，或者同级中断原则上是不能要求中断嵌套的。 对于CPU来说，中断源的优先级是默认确定的。例如，CPU有两个硬件中断源，三个软件中断源，它们之间优先级高低，是确定不变的，并不因为实际接入的信号来源而改变。,6. 中断向量和中断向量表 中断向
10、量是中断服务程序的入口地址，每一个中断服务程序都有一个唯一确定的入口地址，即中断向量。把系统中的全部中断向量集中存放到存储器的某一区域内，这个存放中断向量的存储区就叫中断向量表，8086/8088系统中的256个中断分为以下三大类： （1）专用中断。类型04。 （2）从类型53l共27个中断是系统保留的中断。 （3）从类型32255共224个中断，可以由用户定义的。可定义是由INT n指令引入软中断，可以是通过INTR引脚直接引入，或者8259A引入可屏蔽中断，使用时用户要装入相应的入口地址。,【例6-1】用指令来设置中断服务程序的入口地址到中断类型码5所对应的中断向量表。 MOV AX,0
11、；主程序中设置 MOV ES,AX MOV DI,14H ；中断类型码5 MOV AX，0FFSET INTRAD CLI ；关中断 CLD ；清方向标志 STOSW ；偏移地址送到4n和4n+1单元 MOV AX,CS STOSW ；段地址送到4n+2和4n+3单元 STI ；开中断 INTRAD：PUSH AX ；中断服务程序 STI POP AX IRET ；中断返回,6.2.2 可编程中断控制芯片8259A 8259A是PIC芯片，用于管理和控制外部中断请求。 主要功能如下： (1)具有8级中断优先级控制，可级联。 (2)对每一个中断请求均有屏蔽功能；在中断响应期间，可提供中断类型码。
12、 (3)通过编程根据需要对所具有的多种中断管理方式进行设置或初始化。,有64级中断,置1,1. 8259A的外部引脚,且送中断类型码,INTR/IRn,2. 8259A的内部结构 中断请求寄存器IRR、中断屏蔽寄存器IMR、 中断服务寄存器ISR 、优先权判别器PR、 数据总线缓冲器、读/写控制逻辑、 控制逻辑、级联缓冲/比较器。,与CPU交换信息,IR7IR0有则置1,置1，不允许其它请求,与CPU交换信息的方向,8259A： ICW和OCW,置1锁存,置1屏蔽,置1处理 置0结束,ICW OCW,主输出发送从的级联地址，1响应。 从输入接收主片片选,CPU发的命令字 CPU读信息或收中断类
13、型码,1) 中断请求寄存器，IRR(Interrupt Request Register)，由一个8位锁存器构成，接收并锁存来自引脚IR7IR0上的中断请求信号，当IR7IR0某一引脚上出现有效中断请求信号时，IRR对应位被置1，该锁存器可被CPU读取。,2) 中断屏蔽寄存器，IMR(Interrupt Mask Register)由一个8位寄存器组成。若IRR中记录的各个中断请求有任何一个需要屏蔽，只要将IMR的相应位置1即可，未被屏蔽的中断请求允许进入优先权电路。中断屏蔽寄存器通过编程进行设置。,3) 中断服务寄存器，ISR(In-Service Register)，是一个8位寄存器，通过
14、8位二进制数的值记录当前正在处理的中断请求。例如，当ISR的D3=1时，表示CPU正在处理来自IR3引脚的中断请求。ISR的置位是在相应引脚的中断请求被响应时，由8259A的控制逻辑设置。相应位被清零，表示中断处理结束。清零动作的发生时间及方式可通过编程设置。,4) 优先权判别器，PR(Priority Resolver)电路用于识别和管理各个中断请求信号的优先级别，当有多个中断请求信号同时申请时，优先权电路根据编程设置的优先权管理方式，选择IRR中优先级最高者，在CPU响应中断时将ISR中相应位置1。若比较结果是新的中断请求比正在处理的优先级高，则正在处理的中断程序自动被中断，由优先权电路通
15、过控制逻辑向CPU发出中断请求INT信号，CPU处理级别高的中断请求，形成中断嵌套。,5) 数据总线缓冲器，是一个8位双向三态缓冲器，是8259A与系统之间传送信息的数据通道。它与数据总线相连，可以接受CPU发来的命令字也可以向CPU发送中断类型码或由CPU读取相关信息。 6) 读/写控制逻辑，功能是根据CPU的读写命令确定数据总线缓冲器中数据的传输方向，同时根据片选信号CS#和A0选择内部与CPU进行数据交换的各命令字寄存器。当CPU发读信号时将选中寄存器的内容送到数据总线上；当CPU发写信号时，将CPU发来的命令字送入指定的命令字寄存器。,7) 控制逻辑 主要包括了一组初始化命令字寄存器I
16、CW和一组操作命令字寄存器OCW。 功能及作用: 设置8259A的工作方式； 按照编程设定的工作方式管理8259A的全部工作； 负责根据IRR、IMR及优先权电路的状态，通过INT引脚向CPU发出中断请求信号；CPU收到8259A的中断请求信号后，进入中断处理流程。 过程如下：,(1) 当CPU收到中断请求信号INTR后，若IF=1，则CPU完成当前指令后，响应中断，执行两个中断响应总线周期，每个总线周期都在INTA引脚上发出一个负脉冲，负脉冲宽度为两个时钟周期。 (2) 8259A的控制逻辑在收到第一个负脉冲后，使IRR锁存功能失效，并清除IRR的相应位。使ISR的对应位置1，以便优先级裁决器为以后的中断请求裁决提供依据。 (3) 收到第二个负脉冲后，8259A把当前中断的中断类型码送到D7
