《电子技术基础 教学课件 ppt 作者 庄丽娟 主编 1_ 第7章 时序逻辑电路》由会员分享，可在线阅读，更多相关《电子技术基础 教学课件 ppt 作者 庄丽娟 主编 1_ 第7章 时序逻辑电路（48页珍藏版）》请在金锄头文库上搜索。
1、第7章 时序逻辑电路,71 触发器 72 同步计数器 73 异步计数器 74 寄存器 75 基础实验 76 技能训练 本章小结,,71触发器,触发器的基本概念； 触发器的基本特性： 、有两个稳定状态，可分别用来表示二进制数码0和1； 、在输入信号作用下，触发器的两个稳定状态可相互转换，输入信号消失后，已转换的稳定状态可长期保持下来。,,71触发器,一、基本RS触发器 由两个与非门交叉连接而成的基本RS触发器,,a）逻辑图 b）逻辑符号,71触发器,与非门组成的基本RS触发器的特性表 特性方程,（约束条件）,,基本RS触发器卡诺图,71触发器,特点 基本RS触发器电路简单，是构成各种功能触发器的
2、基本单元。它可以组成数码寄存器存放二进制数码，可以用作防止波形抖动的开关。它的主要缺点是输入信号存在期间将直接控制着输出端的状态，而且R、S之间存在约束。,,71触发器,二、同步RS触发器 对于基本RS触发器，只要或产生变化，就可能引起状态翻转，因此，基本RS触发器的抗干扰能力较差。另外，在数字系统中，为了协调各部分电路的工作，任何操作均应按预定的时间完成。因此产生由时钟控制接收R、S信号的时钟型RS触发器，也称同步RS触发器。,,71触发器,电路组成： 同步RS触发器是由一个基本的RS触发器加两个控制门组成。,a）逻辑图 b）逻辑符号,,71触发器,工作原理 当CP=0时，G3、G4均被封锁
3、，输出均为1。触发器状态保持不变。 当CP=1时，G3、G4打开，输入信号R、S通过G3、G4使基本RS触发器动作，输出端状态仍由R、S状态和来决定。,,71触发器,特性方程与基本RS触发器一样。 同步RS触发器的主要特点 （1）优点 由时钟脉冲控制，CP=0触发器状态保持原态不变；CP=1期间，触发器根据输入信号R、S状态决定输出状态。由于时钟脉冲控制，便于多个触发器同步工作。 （2）缺点 CP=1期间，触发器的输出仍然受R、S信号的直接控制。也就是说，在CP=1期间，若R、S信号变化，则同步RS触发器的输出状态也会跟着变化，抗扰能力较差。同时 R、S信号之间仍然有约束。由于上述原因，同步R
4、S触发器的使用受到一定限制。,,71触发器,三、边沿JK触发器 边沿触发器是一种改进型式的触发器，它的特点是只在CP脉冲的上升沿（或下降沿）的瞬间，触发器才根据输入信号的状态翻转，而在CP=0或是CP=1期间，输入信号的变化对触发器的状态均无影响。,,71触发器,边沿JK触发器的逻辑符号 边沿JK触发器的特性表,边沿JK触发器逻辑符号,边沿JK触发器的特性表,,71触发器,边沿JK触发器的特性方程： 集成边沿JK触发器74LS112 边沿JK触发器74LS112（1/2）符号图,（CP下降沿有效）,,71触发器,四、维持阻塞D触发器 维持阻塞D触发器是一种正边沿触发的D触发器 维持阻塞D触发器
5、特性表,维持阻塞D触发器逻辑符号,维持阻塞D触发器特性表,,71触发器,维持阻塞D触发器的特性方程： 维持阻塞D触发器的优点是边沿控制，CP上升沿触发，在CP=1期间有维持阻塞作用存在，触发器状态不发生变化，抗扰能力强。但也存在缺点，即在某些情况下使用起来不如JK触发器方便。,（CP上升沿有效）,,71D触发器,集成维持组塞D触发器74LS74介绍,维持组塞D触发器74LS74（1/2）的逻辑符号,74LS74功能表,,71触发器,五、T触发器和T触发器 T 触发器是指根据T端输入信号的不同，在时钟脉冲CP作用下具有翻转和保持功能的电路 T触发器则是指每输入一个时钟脉冲CP，状态变化一次的电路
6、。在T触发器中，若T恒为1，则T触发器就变换为T触发器 T 和T触发器可以由JK触发器或D触发器转换而来，它们的特性表和特性方程不再赘述,,71触发器,六、CMOS触发器 CMOS触发器与TTL触发器一样，种类繁多。由于CMOS触发器具有功耗低、抗干扰能力强、电源适应范围大等优点 常用的集成触发器有CC4013（D触发器）和CC4027（JK触发）,,71触发器,CC4027双JK触发器管脚排列图,CC4027的功能表,,71触发器,七、触发器的相互转换 JK触发器转换为D触发器 首先写出反映已有触发器（JK触发器）逻辑功能的特性方程 然后，写出待求触发器的特性方程 最后，求出JK触发器的驱动
7、方程,,71触发器,根据求出的转换逻辑即已有的JK触发器的驱动方程，可画出待求触发器的逻辑图,JKD逻辑图,,71触发器,将D触发器转换为JK触发器 写出已有触发器D触发器的特性方程： 写出待求触发器JK触发器的特性方程 : 比较上述两个特性方程，可得:,,71触发器,画出逻辑图 :,DJK 触发器的逻辑图,,72同步计数器,同步计数器的分析步骤 （1）写输入输出方程。 根据给定的电路写出时钟方程、驱动方程和输出方程。也就是各个触发器的时钟信号、同步输入信号及电路输出信号的逻辑表达式。 （2）求状态方程。 把驱动方程代入相应触发器的特性方程，即可求出电路的状态方程，也就是各个触发器的次态方程。
8、 （3）列状态转换真值表。 将电路现态的各种取值代入状态方程和输出方程进行计算，求出相应的次态和输出，从而列出状态转换真值表。 （4）画状态转换图和时序图。状态转换图是指电路由现态转换到次态的示意图。电路的时序图是在时钟脉冲作用下，各触发器状态变化的波形图。它们通常根据时钟脉冲和状态转换真值表绘制。 （5）逻辑功能说明。根据状态表、状态图及时序图来说明电路的逻辑功能。,,72 同步计数器,同步二进制计数器 由4个JK触发器组成的4位同步二进制加法计数器的逻辑图。图中各触发器的时钟脉冲输入端接同一计数脉冲CP，显然，这是一个同步时序电路,4位同步二进制加法计数器的逻辑图,4位同步二进制加法计数器
9、的逻辑图,,72同步计数器,各触发器的驱动方程分别为： 将上述驱动方程代入JK触发器的特性方程中， 得到电路的状态方程为:,,72同步计数器,假定电路的现态为0000，将0000代入状态方程式，得出电路的次态为0001，再以0001作为现态代入状态方程式求出下一个次态0010。如此反复进行，列出电路的状态转换表:,4位同步二进制加法计数器的状态转换真值表,,72同步计数器,由状态转换真值表可列出状态转换图 : 同步计数器的计数脉冲CP同时送到各位触发器的时钟脉冲输入端，当计数脉冲到来时，应该翻转的触发器同时翻转，所以速度高，但电路结构也较复杂。,4位二进制加法计数器的状态转换图,,72同步计数
10、器,74LS161介绍 是74LS161同步四位二进制加法计数器的逻辑功能示意图，CP为计数脉冲输入端； 为清零输入端,低电平有效； 为预置数控制输入端，低电平有效； 、 、 、 为数据输入端； 、 为选择输入端； 为状态输出端， 为进位输出端，,a) 逻辑功能示意图 b) 管脚排列图,,72同步计数器,74LS161的逻辑功能如表,,73 异步计数器,731 触发器构成的异步计数器 下图所示由4个下降沿触发的JK触发器组成的4位异步二进制加法计数器的逻辑图,,用“观察法”画出该电路的时序图,73 异步计数器,,73 异步计数器,732集成异步计数器 集成异步二-五-十进制计数器CT74LS2
11、90的电路结构框图,a）结构框图 b）逻辑功能示意图,,73 异步计数器,CT74LS290的功能表,74LS290由一个一位二进制计数器和一个五进制计数器两部分组成,,74 寄存器,741 数码寄存器 寄存器是一种重要的数字逻辑部件,常用来存放数据、指令等。因为一个触发器有两个稳定状态，可以存储1位二进制代码，所以用n个触发器就可以组成能存储n位二进制代码的寄存器。 寄存器按它具备的功能可分为两大类，数码寄存器和移位寄存器 。,,74 寄存器,数码寄存器存储二进制数码的时序电路组件，它具有接收和寄存二进制数码的逻辑功能。 下图所示是由触发器组成的4位集成寄存器74LSl75的逻辑电路图,a）
12、逻辑图 b）引脚排列,,74 寄存器,742 移位寄存器 移位寄存器不但可以寄存数码，而且在一个移位脉冲作用下，寄存器中的数码可根据需要向左或向右移动1位。 1单向移位寄存器,D触发器组成的4位右移寄存器,,74 寄存器,743 集成移位寄存器,74LS194是由四个触发器组成的功能很强的四位移位寄存器，,a）逻辑功能示意图 b）引脚图,,74 寄存器,744 移位寄存器的应用 1环形计数器 将单向移位寄存器的串行输入端和串行输出端相连， 构成一个闭合的环就是环形计数器。,a) 逻辑电路图 b) 状态图,,74 寄存器,2扭环形计数器 将单向移位寄存器的串行输入端和串行反相输出端相连，构成一个闭合的环就是扭环形计数器。,a) 逻辑电路图 b) 状态图,,75 基础实验,751 计算机仿真部分 74LS74双D触发器接成三位异步二进制加法计数器,三位异步二进制加法计数器,,75 基础实验,CC4013双D触发器组成4位左移移位寄存器,四位左移移位寄存器,,75 基础实验,74LS290采用清零法实现8421码的六进制计数器,,75 基础实验,基本RS触发器的连接及逻辑功能测试,,JK触发器逻辑功能测试表,75 基础实验,,75 基础实验,D触发器逻辑功能测试表,,76
