《全加器数据选择器译码器课件分析》由会员分享，可在线阅读，更多相关《全加器数据选择器译码器课件分析（67页珍藏版）》请在金锄头文库上搜索。
1、实验目的 1、熟悉组合逻辑电路的设计方法。 2、掌握基本门电路在组合逻辑电路中的作用。,全加器,一、要求： 设计一个全加器，能进行加数、被加数、低位来的进位信号三者相加，并根据求和结果分别显示本位和及向高位进位的信号。 二、步骤： 1、根据功能要求列出真值表； 2、由真值表写出逻辑表达式； 3、简化和变换逻辑表达式； 4、逻辑图以电路简单、所用器件少为目标； 5、按逻辑图实现实物； 6、进行功能测试，将结果与原理对照，验证其正确性； 7、对设计实验进行总结。,全加器的设计,全加器逻辑功能表,全加器逻辑功能表,全加器原理图,Ai Si Bi Ci Ci+1,74LS08与非门,74LS32或门,
2、74LS86异或门,2输入门电路 引脚图,VCC 4B 4A 4Y 3B 3A 3Y 14 13 12 11 10 9 8 D 1 2 3 4 5 6 7 1A 1B 1Y 2A 2B 2Y GND,能独立写出严谨的、有理论分析的、实事求是的、文理通顺的、字迹端正的实验报告。,数据选择器和译码器,实验目的: 1、掌握数据选择器、译码器的逻辑功能及使用方法。 2、学习用数据选择器、译码器构成组合逻辑电路的方法。,数据选择器 74LS151逻辑图,A0 A1 A2,D0D7是数据输入端； Y和Y输出端； ST是使能端； A2A1A0地址控制端。 ST=0时，器件数选。地址码A2A1A0的状态决定D
3、0D7中某一个通道的数据输送到输出端Y。 ST=1时，Y=0，Y=1。,选择器 74LS151 功能表,1、测试数据选择器74LS151的逻辑功能 地址端A2A1A0，数据端D0D7，使能端 接逻辑开关，输出端Y接逻辑电平显示，按74LS151功能表逐项进行测试，记录测试结果。,数据选择器 74LS151 引脚图,VCC D4 D5 D6 D7 A0 A1 A2 16 15 14 13 12 11 10 9 D 1 2 3 4 5 6 7 8 D3 D2 D1 D0 Y Y ST GND,用8选1数据选择器74LS151实现逻辑函数： 要求：写出设计过程；画出接线图；验证逻辑功能。,A0 A1
4、 A2,D0 D1 D2 D3 D4 D5 D6 D7,VCC,逻辑开关,LED 电 平 显 示,A0 A1 A2,译码器 74LS138 逻辑图,A0 A1 A2,Y0Y7译码输出端，A0A1A2地址控制输入端，STA、STB、STC是使能端。 STA=1、STC+STB=0时，器件译码。由地址输入端A0A1A2状态控制的输出端输出0，其他输出端为1。 STA=0、STC+STB=X或STA=X、STC+STB=1时，所有输出同时为1。,译码器 74LS138功能表,2、测试译码器74LS138的逻辑功能 地址端A2A1A0，使能端 、 、 接逻辑开关，输出端Y0Y7，接逻辑电平显示，按74
5、LS138功能表逐项进行测试，记录测试结果。,译码器 74LS138 引脚图,VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6 16 15 14 13 12 11 10 9 D 1 2 3 4 5 6 7 8 A0 A1 A2 STB STC STA Y7 GND,3、数据选择器和译码器的应用 用数据选择器和译码器组成一个信号传输电路，D0D7为信号输入端，Y0 Y7为信号输出端。 要求：数据选择器和译码器同步工作，即信号从D0输入就必须从Y0输出、信号从D1输入就必须从Y1输出。而且输入为1输出也必须为1、输入为0输出也必须为0。 按要求画出实验电路图。分析电路的工作原理。接好电路，测试电路
6、的功能。,数据选择器及分配器,DO YO Y STC Y STB D7 ST STA Y7 A0 A1 A2 A0 A1 A2,数据选择器及分配器,A0 A1 A2,0 0 0,A0 A1 A2,数据选择器及分配器,0 0 0,A0 A1 A2,A0 A1 A2,数据选择器及分配器,A0 A1 A2,0 0 0,A0 A1 A2,数据选择器、译码器应用,A0 A1 A2,A0 A1 A2,数据选择器及分配器,A0 A1 A2,A0 A1 A2,0 0 0,数据选择器及分配器,A0 A1 A2,A0 A1 A2,0 0 0,用8选1数据选择器74LS151实现逻辑函数： 要求：写出设计过程；画出
7、接线图；验证逻辑功能。,A0 A1 A2,D0 D1 D2 D3 D4 D5 D6 D7,VCC,逻辑开关,LED 电 平 显 示,A0 A1 A2,用8选1数据选择器74LS151实现逻辑函数： 要求：写出设计过程；画出接线图；验证逻辑功能。,A0 A1 A2,D0 D1 D2 D3 D4 D5 D6 D7,VCC,逻辑开关,LED 电 平 显 示,A0 A1 A2,用8选1数据选择器74LS151设计三输入多数表决电路。 要求：写出设计过程；画出接线图；验证逻辑功能。,A0 A1 A2,用8选1数据选择器74LS151设计三输入多数表决电路。,A0 A1 A2,D0 D1 D2 D3 D4
8、 D5 D6 D7,VCC,逻辑开关,LED 电 平 显 示,用8选1数据选择器可以实现任意三输入变量的组合逻辑函数。 例： 用8选1数据选择器74LS151实现函数 步骤： 1、作出函数F的功能表，如表2-2所示。 将函数F功能表与8选1数据选择器的功能表比较，可知： 1）将输入变量C、B、A作为8选1数据选择器的 地址码A2、A1、A0。 2）使8选1数据选择器的各数据输入D0D7分别与函数F的输出值一一对应。 即：A2A1A0=CBA D0=D7=0 D1=D2=D3=D4=D5=D6=1 则8选1数据选择器的输出Q便实现了函数 显然，采用具有n个地址端的数据选择器实现n变量的逻辑函数时
9、，应将函数的输入变量加到数据选择器的地址端（A），选择器的数据输入端（D）按次序以函数F输出值来赋值。,例2：用8选1数据选择器74LS151实现函数 （1）列出函数F的功能表如表2-3所示。 （2）将A、B加到地址端A1、A0，A2接地，由表2-3可见，将D1、D2接“1”，D0、D3接地，其余数据输入端D4D7都接地，则8选1数据选择器的输出Q，便实现了函数 接线如图2-6所示,用8选1数据选择器74LS151设计三输入多数表决电路 （1）列出功能表如下： （2）由功能表作出接线图如2-7所示。,用74LS138设计全加器,一、要求： 设计一个全加器，能进行加数、被加数、低位来的进位信号三
10、者相加，并根据求和结果分别显示本位和及向高位进位的信号。 二、步骤： 1、根据设计要求列出真值表，写出逻辑表达式； 2、列出芯片真值表，写出输出逻辑表达式； 3、找出两个逻辑表达式对应关系，确定设计方案； 4、画出逻辑图； 5、按逻辑图实现实物； 6、进行功能测试，将结果与原理对照，验证其正确性； 7、对设计实验进行总结。,全加器逻辑功能表,译码器 74LS138功能表,74LS138输出逻辑表达式,A2= Ai A1= Bi A0= Ci,本位和Si、进高位Ci+1表达式,74LS138设计全加器逻辑图,逻辑开关,1,Si,Ci+1,A0 A1 A2,&,&,74LS138设计全加器逻辑图,
11、逻辑开关,1,Si,Ci+1,A0 A1 A2,1,1,用74LS151设计全加器,一、要求： 设计一个全加器，能进行加数、被加数、低位来的进位信号三者相加，并根据求和结果分别显示本位和及向高位进位的信号。 二、步骤： 1、根据设计要求列出真值表，写出逻辑表达式； 2、列出芯片真值表，写出输出逻辑表达式； 3、找出两个逻辑表达式对应关系，确定设计方案； 4、画出逻辑图； 5、按逻辑图实现实物； 6、进行功能测试，将结果与原理对照，验证其正确性； 7、对设计实验进行总结。,全加器逻辑功能表,选择器 74LS151 功能表,选择器 74LS151 功能表,74LS151输出表达式,74LS151设
12、计全加器逻辑图,A0 A1 A2,D0 D1 D2 D3 D4 D5 D6 D7,1,Si /Ci+1,Ci,逻辑开关,74ls08 2输入与门电路 引脚图,VCC 4B 4A 4Y 3B 3A 3Y 14 13 12 11 10 9 8 D 1 2 3 4 5 6 7 1A 1B 1Y 2A 2B 2Y GND,74ls86 2输异或门电路 引脚图,VCC 4B 4A 4Y 3B 3A 3Y 14 13 12 11 10 9 8 D 1 2 3 4 5 6 7 1A 1B 1Y 2A 2B 2Y GND,74ls32 2输或门电路 引脚图,VCC 4B 4A 4Y 3B 3A 3Y 14 13 12 11 10 9 8 D 1 2 3 4 5 6 7 1A 1B 1Y 2A 2B 2Y GND,全加器逻辑功能表,A0 A1 A2,逻辑开关,1,全加器逻辑功能表,全加器逻辑功能表,74LS151输出表达式,74LS151设计全加器逻辑图,A0 A1 A2,D0 D1 D2 D3 D4 D5 D6 D7,A0 A1 A2,
