verilog行为描述高级语句

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1、第四讲 行为描述高级语句, 过程语句（initial、always） 块语句（begin-end、fork-join） 赋值语句（assign、=、=） 条件语句（if-else、case、casez、casex） 循环语句（for、forever、repeat、while） 编译指示语句（define、include、ifdef、else、endif） 任务（task）与 函数（function） 顺序执行与并发执行,Verilog HDL行为语句,4.1 过程语句,initial always 在一个模块（module）中，使用initial和always语句的次数是不受限制的。initi

2、al语句常用于仿真中的初始化，initial过程块中的语句仅执行一次； always块内的语句则是不断重复执行的，always结构在仿真过程中是时刻活动的 。,always过程语句使用模板,always () begin /过程赋值 /if-else，case，casex，casez选择语句 /while，repeat，for循环 /task，function调用 end “always”过程语句通常是带有触发条件的，触发条件写在敏感信号表达式中，只有当触发条件满足时，其后的“begin-end”块语句才能被执行。,敏感信号表达式,敏感信号表达式又称事件表达式或敏感信号列表，即当该表达式中变量

3、的值改变时，就会引发块内语句的执行。因此敏感信号表达式中应列出影响块内取值的所有信号。若有两个或两个以上信号时，它们之间用“or”连接。 always (a) /当信号a的值发生改变 always (a or b) /当信号a或信号b的值发生改变 always (posedge clock) /当clock 的上升沿到来时 always (negedge clock) /当clock 的下降沿到来时 always (posedge clk or negedge reset) /当clk的上升沿到来或reset信号的下降沿到来 电平敏感，组合逻辑电路采用 边沿敏感，时序逻辑用。不要混用,敏感信号

4、列表举例,module mux4_1(out,in0,in1,in2,in3,sel); output out; input in0,in1,in2,in3; input1:0 sel; reg out; always (in0，in1，in2 ，in3 ，sel) /敏感信号列表 case(sel) 2b00: out=in0; 2b01: out=in1; 2b10: out=in2; 2b11: out=in3; default: out=2bx; endcase endmodule,4选1数据选择器,posedge和negedge关键字,对于时序电路，事件通常是由时钟边沿触发的，为表达

5、边沿这个概念，Verilog提供了posedge和negedge关键字来描述。比如： 【例】同步置数、同步清零的计数器 module count(out,data,load,reset,clk); output7:0 out; input7:0 data; input load,clk,reset; reg7:0 out; always (posedge clk) /clk上升沿触发 begin if(!reset) out=8h00; /同步清0，低电平有效 else if(load) out=data; /同步预置 else out=out+1; /计数 end endmodule,4.2

6、 块语句,块语句是由块标志符begin-end或fork-join界定的一组语句，当块语句只包含一条语句时，块标志符可以缺省。 顺序块，以关键字beginend将多条语句封装成块。 按顺序执行 。 begin regb=rega; regc=regb; end 由于begin-end块内的语句顺序执行，在最后，将regb、regc 的值都更新为rega的值，该begin-end块执行完后，regb、regc 的值是相同的。,并行块 （了解即可）,以关键字fork join将多条语句封装成块 所有语句并行执行,initial fork a=0; #5 b=1; #10 c=a,b; #15 d=

7、b,a; join,并行块容易引起竞争 适用于绝对时间的控制 实际建模时，并行块不可综合。用于仿真。 仅用顺序块即可,4.3 过程赋值语句,行为级的赋值语句 必须出现在initial和always结构中 过程赋值语句的左端都必须是reg类型 分为阻塞性赋值和非阻塞性赋值,非阻塞（non_blocking）赋值方式 赋值符号为“=”， 如：b= a； 非阻塞赋值在整个过程块结束时才完成赋值操作，即b的值并不是立刻就改变的。实际并行。 阻塞（blocking）赋值方式 赋值符号为“=”， 如：b= a； 阻塞赋值在该语句结束时就立即完成赋值操作，即b的值在该条语句结束后立刻改变。如果在一个块语句中

8、，有多条阻塞赋值语句，那么在前面的赋值语句没有完成之前，后面的语句就不能被执行，仿佛被阻塞了（blocking）一样，因此称为阻塞赋值方式。实际顺序执行。,阻塞赋值与非阻塞赋值,非阻塞赋值 module non_block(c,b,a,clk); output c,b; input clk,a; reg c,b; always (posedge clk) begin b=a; c=b; end endmodule,阻塞赋值 module block(c,b,a,clk); output c,b; input clk,a; reg c,b; always (posedge clk) begin

9、b=a; c=b; end endmodule,阻塞赋值与非阻塞赋值,非阻塞赋值综合结果：,阻塞赋值综合结果,阻塞赋值与非阻塞赋值,非阻塞赋值仿真波形图,阻塞赋值仿真波形图,4.4 条件语句,（ if-else语句） if-else语句使用方法有以下3种： （1）if（表达式） 语句1；else ； /建议添加一个空else语句防止出现锁存器 （2）if（表达式） 语句1； else 语句2； （3）if（表达式1） 语句1； else if（表达式2） 语句2； else if（表达式3） 语句3； else if（表达式n） 语句n； else 语句n+1;,关键字为case、defaul

10、t、endcase case语句的结构如下。 case （敏感表达式） 值1： 语句1； /case分支项 值2： 语句2； 值n： 语句n; default：语句n+1； endcase,case语句,注意事项,case语句中的每个分支条件必须不同，变量的位宽要严格相等，还要使用明确指定宽度的方式，避免使用“d”等不指明宽度的分支条件。 case语句中的每个分支可以接多条待执行语句，只需要使用beginend即可 case语句中只能有一个default语句，而且建议使用default，也是为了得到最后综合的电路不会生成锁存器。,如 2b01:begin out=a-b; sum=a+b; e

11、nd ,BCD码七段数码管显示译码器,module decode4_7(decodeout,indec); output6:0 decodeout; input3:0 indec; reg6:0 decodeout; always (indec) begin case(indec) /用case语句进行译码 4d0:decodeout=7b1111110; 4d1:decodeout=7b0110000; 4d2:decodeout=7b1101101; 4d3:decodeout=7b1111001; 4d4:decodeout=7b0110011; 4d5:decodeout=7b1011

12、011; 4d6:decodeout=7b1011111; 4d7:decodeout=7b1110000; 4d8:decodeout=7b1111111; 4d9:decodeout=7b1111011; default: decodeout=7bx; endcase end endmodule,简易ALU电路的行为级建模,module my_ALU(out,a,b,select); output 4:0 out; input 3:0 a,b; input 2:0 select; reg 4:0 out; always (*) case(select) 3b000: out=a; 3b00

13、1: out=a+b; 3b010: out=a-b; 3b011: out=a/b; 3b100: out=a%b; 3b101: out=a1; 3b111: out=ab; default: out=5b00000; endcase endmodule,4.5 循环语句,repeat,initial begin for(i=0;i4;i=i+1) out = out +1; end,initial begin repeat(5) out = out +1; end,initial begin i=0; while(i0) i=i+1; end,for,while,在Verilog中存在四

14、种类型的循环语句，用来控制语句的执行次数。这四种语句分别为: （1）forever：连续地执行语句；多用在“initial”块中，以生成时钟等周期性波形。 （2）repeat：连续执行一条语句n次。 （3）while：执行一条语句直到某个条件不满足。 （4）for：有条件的循环语句。,forever循环,没有条件，永远循环 类似always，但使用在initial里 比较如下两例,Initial begin clock=0； forever #10 clock=clock； end,initial clock=0； always #10 clock=clock；,用for语句描述七人投票表决器

15、,module voter7(pass,vote); output pass; input6:0 vote; reg2:0 sum; integer i; reg pass; always (vote) begin sum=0; for(i=0;i=6;i=i+1) if(votei) sum=sum+1; if(sum2) pass=1; /超过4人赞成，则通过 else pass=0; end endmodule,用repeat实现8位二进制数乘法,module mult_repeat(outcome, a, b);/无符号数串行乘法 parameter size=8; inputsize

16、:1 a,b; output2*size:1 outcome; reg2*size:1 temp_a, outcome; regsize:1 temp_b; always (a or b) begin outcome=0; temp_a=a; temp_b=b; repeat(size) /repeat语句，size为循环次数 begin if(temp_b1) /如果temp_b的最低位为1，就执行下面的加法 outcome=outcome +temp_a; temp_a=temp_a1; /操作数b右移一位 end end endmodule,4.6 编译指示语句,Verilog允许在程序中使用特殊的编译向导（C