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1、组成样卷 B 卷杭州电子科技大学学生考试卷（B）卷一单项选择题（20 分，每题 1 分）1 完整的计算机系统应包括（ ）A 运算器、存储器、控制器B 外设和主机 C 主机和实用程序 D 配套的硬件设备和软件系统2 计算机中 CPU 可以直接访问的程序和数据存放在（ ）中。A硬盘 B光盘 C主存 D运算器 E控制器3 在机器数（ ）中，零的表示形式是唯一的。A原码 B补码 C补码和移码 D原码和反码4 在定点二进制运算中，减法运算一般通过（ ）来实现。A原码运算的二进制减法器 B补码运算的二进制减法器C补码运算的十进制加法器 D补码运算的二进制加法器5 带有 1 位奇偶校验位的校验码能检测出（
2、）位错误。A1 B2 C奇数 D偶数 6 下列校验码中，正确的奇校验码是（ ）。A11011011 B11010010 C10000001 D110110017 在浮点数编码表示中（ ）在机器数中不出现，是隐含的。A基数 B符号 C尾数 D 阶码8 下面哪一种不是冯诺依曼体系结构的基本特点：（）。A采用二进制表示数据 B采用存储程序的方式C硬件系统由五大部件组成 D机器以存储器为中心交换数据9 8 位的定点小数的补码所能表示的数据范围是（ ）。A-（1-2 -8），1-2 -8 B-1，1-2 -7C-1 ，1-2 -8 D-（1-2 -7），1-2 -710 存储周期是指（ ）。A 从存储器
3、读写操作开始到读写操作完成为止的时间B 存储器的存取时间C 存储器的写入时间D 存储器进行连续读和写操作所允许的最短时间间隔11 下面有关交叉存储器的说法中，（ ）是错误的。A交叉存储器实质上是一种模块式存储器，它能并行执行多个独立的读写操作。 B交叉存储器的每个模块的体选信号通常是由地址总线的高位经过译码产生的。C交叉存储器的每个模块都有自己的 MAR 和 MDR。D交叉存储器的每个模块的地址是不连续的，相邻地址的单元位于相邻的模块。12 存储系统采用 Cache-主存 -辅存的三级层次结构，其目的主要是（ ）。A 提高存储器的访问速度B 扩大存储器的容量C 便于存储器管理D 解决存储器容量
4、、速度、价格之间的矛盾13下面哪一种存储器是非易失性的、随机存取的存储器：（ ）。A EEPROM BDRAM CSRAM D磁盘14在计算机系统中，（ ）是软件和硬件的交界面。它既是软件设计者的依据，也是硬件设计者的目标。ACPU B 指令系统 C操作系统 D 体系结构1574LS181 ALU，具有 功能，其片内进位链结构为 。（ ）A8 种算术运算和 8 种逻辑运算，并行进位B8 种算术运算和 8 种逻辑运算，串行进位C16 种算术运算和 16 种逻辑运算，并行进位D16 种算术运算和 16 种逻辑运算，串行进位16下面有关 Cache 的说法哪一个是不正确的：（ ）。A 设置 Cach
5、e 的目的，是解决 CPU 和主存之间的速度匹配问题。B 设置 Cache 的理论基础，是程序访问的局部性原理。C Cache 与主存统一编址， Cache 的地址空间属于主存的一部分 。D Cache 的功能均由硬件实现，对程序员是透明的。17微程序控制器中，机器指令与微指令的关系是（ ）。A每一条机器指令由一条微指令来执行B每一条机器指令由一段微指令编写的微程序来解释执行C每一条机器指令组成的程序可由一条微指令来执行D一条微指令由若干条机器指令组成18一个指令周期通常由（ ）组成。A若干个机器周期 B. 若干个时钟周期 C若干个工作脉冲 D. 若干个节拍19下面有关 CPU 的叙述中，哪一
6、个是正确的：（ ）。A RISC 的特点包括：CPU 寄存器数量多，采用流水线技术，指令长度固定，访问主存只有取数/存数指令和主要用硬布线控制逻辑等。B 硬布线逻辑控制器为每条指令按时间顺序提供相应的控制信号，而且比微程序控制器的执行速度快，内部结构较规整，易扩充修改。C 微指令格式中的控制字段，只能够选用直接控制法、字段直接编码法、字段间接编码法之中的一种。D 微指令格式中的下址字段，与指令格式中的地址字段一样，指出了操作数的地址信息。20下面有关存储器的叙述中，哪一个是正确的：_。A. SRAM 是非易失性存储器，而 DRAM 是易失性存储器。B. 虚拟存储器是指主存-辅存一级，它由软件来
7、实现对存储系统的统一调度和管理。C. 多体交叉存储器主要解决扩充容量问题。D. 相联存储器是按内容访问的存储器，一般应用于快速查询的场合。二填空题（15 分，每空 1 分）1 控制器中有若干个专用寄存器，_ _寄存器用来存放指令， 用来指出指令地址。微程序控制器中微程序存放于 。2 半导体 RAM 通常分为 SRAM 和 DRAM，主要区别在于：前者是用 来存储信息的，而后者是用 来存储信息的，前者与后者相比，速度快，价格高。3 从 取出一条指令并执行完这条指令的时间，称为指令周期。指令系统是指 。4 在微程序控制器中，指令译码器的作用是 。5 控制器由专用寄存器、指令译码器、 、 构成，控制
8、器的功能是 、 、处理特殊请求和异常情况。6 微指令的格式可以分为 微指令和 微指令，前者并行处理能力强，但微指令字长 。三计算题（18 分）1 （18 分）设浮点数的格式为：阶码 5 位，包含一位符号位，尾数 4 位，包含一位符号位，阶码和尾数均用补码表示，排列顺序为：阶符（1 位） 阶码（4 位） 数符（1 位） 尾数（4 位）则按上述浮点数的格式： （2 分）若数 Z 的浮点数的 16 进制形式为 0ABH，求 Z 的十进制的真值。 （4 分）若（X） 10 =15/32，（Y） 10= -1.25，则求 X 和 Y 的规格化浮点数表示形式。 （5 分）求 X+Y浮 （要求用补码计算，列
9、出计算步骤）。 （7 分）求 X*Y浮 （要求阶码用补码计算，尾数用补码 BOOTH 算法计算，列出计算过程和算式）。四综合设计题（47 分）1 （ 20 分）某机字长 8 位，CPU 地址总线 16 位，数据总线 8 位，存储器按字节编址，CPU 的控制信号线有：MREQ#（存储器访问请求，低电平有效），R/W#（读写控制，低电平为写信号，高电平为读信号）。试问：（1） （2 分）若该机主存采用 16K1 位的 DRAM 芯片（内部为 128128 阵列）构成最大主存空间，则共需 个芯片。若采用异步刷新方式，单元刷新周期为2ms，则刷新信号的周期为 ms。 （2） （4 分）若为该机配备 1
10、K8 位的 Cache，每字块 4 字节，采用 4 路组相联映象，则主存地址中字段块内地址 位，字段 Cache 组地址 位，字段高位标记 位。若主存地址为 1234H，则该地址映象到的 Cache 的第 组。（3） （4 分）若 CPU 执行一段时间时，Cache 完成存取的次数为 2400 次，主存完成的存取次数为 100 次，已知 cache 的存储周期为 20ns，主存的存储周期为 100ns。则 Cache/主存系统的平均访问时间为 ns，Cache/主存系统的效率为 。（4） （10 分）若用若干个 8K4 位的 SRAM 芯片形成 24K8 位的 RAM 存储区域，起始地址为 2
11、000H，假设 SRAM 芯片有 CS#（片选，低电平有效）和 WE#（写使能，低电平有效）信号控制端；试写出 RAM 的地址范围，并画出 SRAM 与 CPU的连接图（请标明 SRAM 芯片个数、译码器的输入输出线、地址线、数据线、控制线及其连接）。2 （27 分）设某 8 位计算机指令格式如下：OP（ 4 位）SR（2 位） DR（ 2 位）A DDR/ DATA / DISP注意：除了 HALT 指令为单字指令外，其他指令均为双字指令；其中， SR 为源寄存器号， DR 为目的寄存器号，指令第二字为地址、数据或偏移量。模型机结构如图 1：（1）（9 分）下面是该模型机的指令系统的一部分：
12、指令助记符 功能 OPMOV1 DR,DATA DATADR 0000MOV2 ADDR,SR SRADDR 0001ADD DR,ADDR （DR）（ADDR）DR 1000SUB DR,SI+ADDR （ DR）（SI）+ADDR ）DR 1001JMP DISP （PC）DISPPC 1100 HALT 停机 1111内存地址的部分单元内容如下：单元地址 内容 单元地址 内容 单元地址 内容10H 80H 20H 01H 24H 91H11H 90H 21H 23H 25H 01H12H 10H 22H 81H 26H F0H13H 11H 23H 12H 27H 20H若（PC）20H
13、，变址寄存器（ SI）10H，则此时启动程序执行，问执行了几条指令程序停止？写出每条指令的助记符、寻址方式、EA、操作数和执行结果。（2）（6 分）该微程序控制器有 30 种微操作命令，采用直接控制法，有 4 个转移控制状态，采用译码形式编码，微指令格式中的下址字段 7 位，微指令格式如下，则操作控制字段和判别测试字段各有几位？控存的容量为多少（字数字长）？ 控制字段 判别测试字段 下址字段（3）（6 分）模型机的某条指令的微程序流程图如图 2 所示，写出该条指令的功能、寻址方式、指令第二字的含义。（4）（6 分）写出上述 MOV DR,DATA 指令的微程序流程图。图 1 模型机结构图 2 微程序流程图
