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1、,M=12,例：分析下图所示的时序逻辑电路，试画出其状态图和在CP脉冲作用下QD、QC、QB、QA的波形，并指出计数器的模是多少？,N M 的实现方法：,设需用模M集成计数器（异步清零、同步置数）组成模N 计数器,反馈清零法,反馈置数法,利用清零输入端，使电路计数到N+1状态时产生清零操作，越过后续MN个状态实现模N计数,利用计数器的置数功能，通过进位输出给计数器置数M-N，跳过0至M-N的状态实现模N计数,用集成计数器构成任意进制计数器小结：,思考：若计数器为同步清零和异步置数，其反馈清零法和反馈置数法与上述有何不同,N M 的实现方法：,采用多片M进制计数器构成,各芯片可以连接为串行进位方
2、式或并行进位方式,对于扩展为M的计数器再采用反馈清零或反馈置数进行设计,中规模计数器的级联,级联后的中规模计数器同样可以通过复位或者预置来改变整个计数器的模值。 有两种基本的做法： a、一种是将级联后的计数器看成是一个整体，直接通过预置或者复位来改变计数模值。 b、另一种是将单片的计数器先通过预置或复位到达一定的模值，级联后的计数器的模值等于被级联计数器模值的乘积。只有级联后计数器的模值可以被分解为几个整数的乘积时，才可以用第二种方法。,3、双时钟4位二进制同步可逆计数器 74LS193,集成计数器,异步清零：,异步预置数：,3、双时钟4位二进制同步可逆计数器 74LS193,同步加计数：,同
3、步减计数：,CR =1,CR =0, LD=0,CR =0, LD=1,CP+=,CR =0, LD=1,CP-=,集成计数器,0 1 1 1 X X X X 保 持,集成计数器,74LS193时序图,四位二进制可逆计数器CT74193,中规模计数器,D A:高位低位 CPU ，CPD :双时钟输入 R: 异步清除,高电平有效 LD: 异步预置,低电平有效 QD QA:高位低位,（一）逻辑符号,加到最大值时 产生进位信号 QCC=0,减到最大值时 产生借位信号 QDD=0,4. 异步十进制计数器74xx290,（1）74xx290的功能,输出端,异步计数器相关连接,时钟输入端,直接清零端,直接
4、置9端,二进制计数器,五进制计数器,十进制计数器,（1）74LS290的功能,二进制计数器 CPA QA,五进制计数器CPB QD QC QB,0,0,74xx290的功能表,在计数或清零时，均要求R9(1)和R9(2)中至少一个必须为0,只有在R0(1)和R0(2)同时为1时，才能清零,例 1：采用CT74290 设计M=6计数器,方法一：利用R端,M=6 态序表 N QDQCQBQA 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0,0110,0 0 0 0,例 2：采用CT74290 设计M=7计数
5、器,M=7 态序表 N QDQCQB QA 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 1 0 0 1,方法二：利用S 端,1 0 0 1,0 1 1 0,例 3：用CT74290 设计M=10计数器,M=10 态序表 N QAQDQC QB 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 1 0 0 0 6 1 0 0 1 7 1 0 1 0 8 1 0 1 1 9 1 1 0 0,要求：采用5421码计数,三、 寄存器，移位寄存器。 寄
6、存器是一种常用的时序逻辑电路,用来存储多位二进 制代码。这些代码可以是数据，指令，地址或其他信 息。由于一个触发器只能存放一位二进制代码，因此， 用n个触发器和一些起控制作用的门电路，可以组成 n位寄存器。 按功能划分，寄存器可分为： 数码寄存器 移位寄存器 1 、 数码寄存器,1D CI,DI,存数指令,Q,Q,1 、 数码寄存器 数码寄存器是能够存放二进制数码的电路。由于 触发器具有记忆功能，因此可以作为数码寄存器 的电路。 下图为由D触发器实现寄存一位数码的寄存单元。 工作原理： 若DI=0， 在存数指令的作用下， Qn+1 =0， 若DI=1， 在存数指令的作用下， Qn+1=1。,这
7、样，在存数指令的作用下，将输入信号的数码DI存入到D触发器中。 这样寄存器只用来存放数码，一般仅具有接收数码，保持并清除原有数码等功能，电路结构和工作原理都比较简单。 一个多位的数码寄存器，可以看作是多个触发器的并行使用。,、移位寄存器 移位寄存器是一个同步时序电路，除具有存放数 码的功能外，还具有将数码移位的功能，即在时钟CP 作用下，能够把寄存器中存放的数码依次左移或右移。, 下图为由4个D触发器构成的4位左移的移位寄存器 由图可见：Q1n+1=VI， Q2n+1=Q1n Q3n+1=Q2n，Q4n+1=Q3n,1D 4 CI,1D 4 CI,1D 4 CI,1D 4 CI,Q4,Q3,Q
8、2,Q1,输入 VI,CP,就实现了数码在移存脉冲作用下，向左依位移存。 同理可构成右移位寄存器。,1011,1,1,1,1,0,0,1,0,1,1, 双向寄存器 同时具有左移和右移的功能，是左移还是右移取决于 移存控制信号M。 如图所示 由图可写出各级D触发器的状态转移方程： Q4n+1=AM+MQ3n 其中，A为右移输入数码 Q3n+1=MQ4n+MQ2n B为左移输入数码 Q2n+1=MQ3n+MQ1n Q1n+1=MQ2n+MB,当M=1时， Q4n+1=A Q3n+1=Q4n Q2n+1=Q3n Q1n+1=Q2n 因此，在移存脉冲CP作用下，实现右移移位寄存功能。 当M=0时， Q
9、4n+1=Q3n Q3n+1=Q2n Q2n+1=Q1n Q1n+1=B 因此，在移存脉冲CP作用下，实现左移移位寄存功能。,所以在双向移位寄存器中，我们可通过控制M的取 值来完成左右移功能。在上例中， M=1时，完成右移功能； M=0时，完成左移功能。,移位寄存器的逻辑功能： 既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动,移位寄存器,按移动方式分,单向移位寄存器,双向移位寄存器,左移位寄存器,右移位寄存器,移位寄存器的逻辑功能分类,实现数码串并行转换 通常信息在线路上的传递是串行传送，而终 端的输入或输出往往是并行的，因而需对信号进行 串并行转换或并串转换。, 移位寄存器的应
10、用,并入并出、并入串出、串入并出、串入串出,移位寄存器的应用,并入并出数据寄存,并入串出多位数据共信道传输,串入并出共信道传输数据接收,串入串出数字延迟,可变长度移位寄存器,A 、 串行转换成并行 （5单位信息的串并转换电路） 组成：由两部分: 5位右移移位寄存器, 5个与门组成的并行读出电路. 5单位信息：是由5位二进制数码组成一个信 息的代码。 并行读出脉冲必须在经过5个移存脉冲后出 现，并且和移存脉冲出现的时间错开。,1D CI,1D CI,1D CI,1D CI,1D CI,并行读出指令,串行输入,移存脉冲CP,D5,D4,D3,D2,D1,Q1,Q2,Q3,Q4,Q5,11001,分
11、析：假设串行输入的数码为10011（左边先入）,串并行转换状态表,波形：,并行输出脉冲,移存脉冲,Q1,Q2,Q3,Q4,Q5,1,1,0,0,1,1,0,0,1,B 并行转换为串行（输入是并行，输出是串行） 组成： 右移移位寄存器和输入电路 分析：由于是D触发器，有Qn+1=D 由于D1=MD11=MD11，D2= 因此在移存脉冲作用下，状态转移方程为： Q1n+1=MD11， Q2n+1=MD12 + Q1n Q3n+1=MD13 + Q2n， Q4n+1=MD14 + Q3n Q5n+1=MD15 + Q4n,工作时: (1) RD首先清零，使所有触发器置0。 (2)当并行取样脉冲M=1
12、时，在第一个移存脉冲 CP的作用下，输入信号D11D15并行存入 到各级触发器中。 (3)存入以后并行取样脉冲M=0，在移存的脉冲 CP的作用下，实行右移移存功能，从Q5端输 出串行数码。,假设 输入的5位数码为11001（Q1Q5）， 第二组为10101。,5单位数码并串行转换状态转移表,M=1,M=1,M=0,波形：,RD,CP,并行 取样,Q1,Q2,Q3,Q4,Q5,1,1,0,0,1,0,0,0,1,1,1,2,3,4,5,6,7,8,9,10,1,0,0,1,1,注：并行取样脉冲M与移存脉冲之间有一定的关系。 若输入信号的位数为N位，则由n级触发器构成移位寄存器。 移存脉冲频率为
13、： fcp=n fm fcp为移存脉冲，fm并行取样脉冲频率， M的脉冲宽度应比CP脉冲的宽。 移位寄存器用于脉冲节拍延迟。 输入信号经过n级移位寄存器后才到达输出端，因此 输出信号比输入信号延迟了n个移存脉冲周期，这样 就起到了节拍延迟的作用。延迟周期：td=ntcp。 还可构成计数分频电路。,3 集成移位寄存器 集成74LS195 首先看一下195 内部电路构成（189页） 及外部端口的作用。 CR为异步清0端 J，K为 串行数据输入端 D0，D1，D2，D3为并行数据输入端。 SH/LD 为 移位/置入控制 端,分析： 根据D触发器的状态方程和激励函数，有 Q0n+1=SH/LD D0+
14、SH/LD（JQ0n+KQ0n） Q1n+1=SH/LD D1+SH/LDQ0n Q2n+1=SH/LD D2+SH/LDQ1n Q3n+1=SH/LD D3+SH/LDQ2n 当SH/LD=0时，即置入功能时，有 Q0n+1=D0 Q1n+1=D1,Q2n+1=D2 Q3n+1=D3 若SH/LD=1，即右移功能时，有 Q0n+1=J Q+K Q0n Q1n+1=Q0n Q2n+1=Q1n Q3n+1=Q2n 74LS195的逻辑符号（书上190图6214）,74LS195的功能表, 集成移位寄存器74LS195的应用 a 串行并行转换 下图所示为7位串行-并行转换器,J K D0 D1 D2 D3 SH/LD CR Q0 Q1 Q2 Q3 Q3,J K D0 D1 D2 D3 SH/LD CR Q0 Q1 Q2 Q3 Q3,
