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1、第5章 集成信号发生器,5.1 模拟集成函数发生器,5.2 直接数字频率合成技术,5.3 基于FPGA的DDS任意波形发生器,5.1 模拟集成函数发生器,5.1.1 由集成运放构成的方波和三角波发生器,5.1.2 由ICL8038构成的集成函数发生器,5.1.3 由MAX038构成的集成函数发生器,5.1.1 由集成运放构成的方波和三角波发生器,第一级A1组成迟滞电压比较器，输出电压uo1为对称的方波信号。,图5-1-1 方波和 三角波发生器,第二级A2组成积分器，输出电压uo为三角波信号。,设稳压值为UZ，则比较器输出的高电平为+UZ，低电平为-UZ。,工作原理,由图可得A1同相端的电压为,
2、则可求得电压比较器翻转时的上门限电位为,门限宽度为,由于此电压比较器的 u- = 0，,令 u+ = 0,下门限电位为,当t = 0时，,反相积分器的输出电压为,当t = t1时，,方波和三角波的周期为,方波和三角波的频率为,改变UZ可改变输出电压uo1、uo的幅度；,改变（R1/R2）的比值可改变周期或频率，同时 影响三角波输出电压的幅度，但不影响方波输出电压的幅度；,改变n和R4C1可改变频率，不影响输出电压幅度。,图5-1-2 方波和三角波的输出波形,1. ICL8038的性能特点和主要参数,5.1.2 由ICL8038构成的集成函数发生器,ICL8038是精密波形产生与压控振荡器，是一
3、块单片多种信号发生器IC，它能同时产生正弦波、方波、三角波，是一种性能价格比高的多功能波形发生器IC。 因为ICL8038信号发生器是单片IC，所以制作和调试均较简单、方便，也较为实用、可靠，人们常称其为实用信号发生器。,ICL8038具有以下主要参数和主要特点,工作频率范围：0.001Hz500kHz。 波形失真度：不大于0.5。 同时有三种波形输出：正弦波、方波、三角波。 单电源为+10V+30V，双电源为5V15V。 足够低的频率温漂：最大值为50ppm/C。 改变外接R、C值，可改变输出信号频率范围。 外接电压可调制或控制输出信号频率和占空比。 使用简单，外接元件少。,2. ICL80
4、38的内部结构和引脚排列,图5-1-4 ICL8038的 引脚排列图,图5-1-3 ICL8038的内部结构图,ICL8038的引脚及其功能如下：,1脚SINADJ1、12脚SINADJ2：正弦波波形调整端。 通常SINADJ1开路或接直流电压，SINADJ2接电阻 REXT到V-，用以改善正弦输出波形和减小失真。,图5-1-5 正弦波失真度调节电路一,调节100k电位器RP， 可以将正弦波的失真度 减小到1。,图5-1-6 正弦波失真调节电路二,当要求获得接近0.5失真度的正弦波时，在6脚和11脚之间接两个100k电位器RP1、RP2 。,图5-1-7 占空比/频率调节电路一,2脚：SINO
5、UT，正弦波输出。振幅为 Usin=0.22VS,3脚TRIOUT ： 三角波输出，幅度为0.33VS。,4脚DFADJ1 、5脚DFADJ2 ：输出信号重复频率和占空比调节端。,通常DFADJ1端接电阻RA到V+，DFADJ2端接电阻RB到V+，改变阻值可调节频率与占空比。,图5-1-8 占空比/频率调节电路二,此电路可以独立地 调节输出波形的上 升和下降部分。,调节RP1时，可控制 三角波上升部分、正 弦波270至90部分、 方波的高电平部分。,调节RP2时，则可调节输出波形的另外一半。 调节时相互有影响，需反复调节几次。,输出波形频率,6脚：V+，正电源。,7脚：FMBIAS，调频频偏。
6、,8脚：FMIN，调频电压输入端。,9脚：SQOUT，方波输出。,10脚：定时电容端。,11脚：V-，负电源端或接地。,13脚、14脚：NC，空脚。,图5-1-9 由8038构成的多功能信号发生器,3. ICL8038的应用电路,图5-1-10 由ICL 8038构成的线性压控器电路,图5-1-11 由8038构成的可编程函数发生器,5.1.3 由MAX038构成的集成函数发生器,MAX038是一种单片高精度高频函数发生器，输出信号频率范围是0.1Hz20MHz，最高达40MHz。用MAX038构成的电路可产生高频的正弦波、矩形波、三角波，输出波形具有较好高频特性。,1. MAX038的内部结
7、构和引脚功能,由振荡器、振荡频率控制器、2.50V基准电压源、正弦波合成器、电压比较器、相位比较器、多路模拟开关和放大器等部分组成。,图5-1-12 MAX038的内部结构图,图5-1-13 MAX038 的引脚排列,MAX038的引脚及其功能,1脚：REF，参考电源。 2脚、6脚、9脚、11脚、18脚：GND，模拟地。 3脚：AO，波形设定端，见表5-1-1。 4脚：AI，波形设定端，见表5-1-1。,5脚：COSC，外接振荡电容端。,表5-1-1 输出波形设置方法,8脚：FADJ，频率调节端。 10脚：IIN，振荡频率控制器的电流输入端。 12脚：PDO，相位比较器的输出端。,13脚：PD
8、I，相位比较器的输入端。 16脚：DV+，数字电路的+5V电源端。 14脚：SYNC，同步输出端。 15脚：DGND，数字地端。 17脚：V+，正电源端。 19脚：OUT，波形输出端。 20脚：V-，负电源端。,7脚：DADJ，占空比调节端。,2. MAX038的应用电路,图5-1-14 MAX038的应用电路,19脚是波形输出端。,利用恒定电流向CF充电和放电，形成振荡，产生三角波和矩形波。,RP1的作用是调节振荡频率。,RP2是调节占空比。,图5-1-15 5Hz5MHz函数发生器,此电路特点是外围元件少，功能多，可调元件少，工作稳定可靠。,电路可根据需要从方波、正弦波和三角波中任选。 M
9、AX038专用函数发生器，通过电流输入端IIN的大小设定振荡频率，用电阻把基准电压变换成电流，用流经FADJ端的电流微调频率。 C1C6是定时电容，RP1电位器是用于设定频率。 5MHz属于高频信号，为了减小连线分布电容对工作电容的影响，增加了一个50pF的CTC半可变电容与75pF工作电容并联，以对高频进行校准。,5.2 直接数字频率合成技术,5.2.1 DDS的基本原理,5.2.2 DDS的基本参数计算公式,5.2.3 DDS各部分的具体参数,5.2.4 DDS芯片AD9852,5.2.5 由AD9852构成的信号发生器,5.2.1 DDS的基本原理,频率合成技术包括传统的直接频率合成(D
10、S)、锁相环间接频率合成(PLL)和直接数字频率合(Direct Digital Frequency Synthesis-DDFS，简称DDS)。 锁相环是一种反馈控制电路，其特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。,锁相环通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成。,锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成UD(t)电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压UC(t)，对
11、振荡器输出信号的频率实施控制。,5.2.1 DDS的基本原理,DDS中相位累加器可在每一个时钟周期来临时将频率控制字(TUNING WORD)所决定的相位量M累加一次，,如果记数大于2N，则自动溢出，而只保留后面的N位数字于累加器中。正弦查询表ROM用于实现从相位累加器输出的相位值到正弦幅度值的转换，然后送到DAC中将正弦幅度值的数字量转变为模拟量，最后通过滤波器输出一个很纯净的正弦波信号。,5.2.2 DDS的基本参数计算公式,由于相位累加器是N比特的模2加法器，正弦查询表ROM中存储一个周期的正弦波幅度量化数据，所以频率控制字M取最小值1时，每 2N个时钟周期输出一个周期的正弦波。所以此时
12、有：,式中：f0为输出信号的频率；,fc为时钟频率；,N为累加器的位数。,更一般的情况，频率控制字是M时，每(2N/M)个时钟周期输出一个周期的正弦波。所以此时有：,为DDS系统最基本的公式之一,由此得输出信号的最小频率(分辨率)为：,输出信号的最大频率为：,DAC 每信号周期输出的最少点数为：,N 比较大时，对于很大范围内的 M 值，DDS系统都可以在一个周期内输出足够的点，保证输出波形失真很小。,5.2.3 DDS各部分的具体参数,相位累加器的位数N、数模转换比特数n、时钟频率fc及其稳定度、低通滤波器(LPF)的特性等是决定DDS系统指标的重要参数。 如果要求DDS的输出频率范围为fom
13、infomax，则fc应大于 fomax的2倍，这是由Nyquist定理决定的。为了使输出波形更好，同时减少对低通滤波器的参数要求，一般fc至少取fomax的4倍以上。 相位累加器的位数N ：,5.2.4 DDS芯片AD9852,AD9852具有频率转化速度快、频谱纯度高、工作温度范围宽、集成度高等特点。其工作电压为3.3V，片内有420倍可编程时钟乘法电路，系统最高时钟可达300MHz，输出频率可达120MHz，频率转化速度小于1s。内部有12位D/A转化器、48位可编程频率寄存器和14位可编程相位寄存器，具有12位振幅调谐功能，能产生频率、相位、幅度可编程控制的高稳定模拟信号。,AD985
14、2的引脚定义,5.2.5 由AD9852构成的信号发生器,该系统中，由TMS320LF2407作控制器，采取串口连接方式，利用TMSLF2407A片内的串行外设接口(SPI)控制AD9852，通过5个端口即可实现串行数据的传输控制。,RD/CS是复用信号，在串行工作状态下CS作为AD9852串行总线的片选信号，I/O RESET是串口总线复位信号，SCLK是串口时钟信号，系统采用的是2线串口通信模式，使用SDIO端口进行双向输入输出操作，I/O UD是更新时钟信号。,SCLK的前8个上升沿对应于指令周期，在指令周期中，用户向AD9852的串口控制器发送命令字来控制，随后进行的是串行数据传输。
15、数据传输周期从SCLK的第9个上升沿开始，输入数据在时钟上升沿写入，输出的数据则在时钟的下降沿读出。由串口传送的数据首先被写入I/O缓存寄存器中，当系统接收到有效的更新信号时，才将这些数据写入内部控制寄存器组，完成相应的功能。,AD9852的串行通信周期分为2个阶段,给系统上电，由DSP向AD9852发出复位信号，此信号需要至少保持10个参考时钟周期的高电平 将S/P SELECT置0，选择串行数据输入方式 给AD9852发送控制字，使AD9852工作状态由缺省的内部更新时钟模式改变成外部时钟更新模式 将AD9852时钟倍频器工作的控制字写入AD9852的I/O缓冲寄存器中，然后由DSP发出外
16、部更新时钟，更新AD9852内部控制寄存器 DSP发出外部更新信号，至少等待1ms时间使AD9852内部锁相环锁定。然后由DSP发送有关信号波形参数给AD9852，对其内部控制寄存器的内容进行同步更新。,AD9852的控制流程如下：,5.3 基于FPGA的DDS任意波形发生器,目前利用专门DDS芯片开发的信号源比较多，它们输出频率高、波形好、功能也较多，但它的ROM里一般都只存有一种波形(正弦波) ，加上一些外围电路也能用它产生少数几种波形，但速度受到很大的限制，因此它使用不是很灵活，为了增加他的灵活性，可以采用FPGA实现DDS技术，把DDS中的ROM 改用SRAM，SRAM作为一个波形抽样数据的公共存储器，只要改变存储波形信息的数据，就可以灵活地实现任意波形发生器。,DDS系统是设计的关键，主要由相位累加模块、地址总线控制模块、数据总线控制模块以及波形数据存储器SRAM等组成。 其中相位累加模块、地址总线控制模块和数据总线控制模块都是在FPGA上实现。 相位累加器是整个DDS系统运转的关键，其
