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1、FPGA 大 公 司 面 试 笔 试 数 电 部 分ASIC 工 程 师1： 什 么 是 同 步 逻 辑 和 异 步 逻 辑 ？ （ 汉 王 ）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 补 充 ： 同 步 时 序 逻 辑 电 路 的 特 点 ： 各 触 发 器 的 时 钟 端 全 部 连 接 在 一 起 ， 并 接 在 系 统 时 钟 端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。异 步 时 序 逻 辑 电 路 的 特 点 ： 电 路 中 除 可 以
2、使 用 带 时 钟 的 触 发 器 外 ， 还 可 以 使 用 不 带 时 钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。2： 同 步 电 路 和 异 步 电 路 的 区 别 ：同 步 电 路 ： 存 储 电 路 中 所 有 触 发 器 的 时 钟 输 入 端 都 接 同 一 个 时 钟 脉 冲 源 ， 因 而 所 有 触 发 器 的 状 态 的 变化都与所加的时钟脉冲信号同步。异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。3： 时 序 设 计
3、 的 实 质 ：电路设计的难点在时序设计，时序设计的实质就是满足每一个触发器的建立保持时间的而要求。 4： 建 立 时 间 与 保 持 时 间 的 概 念 ？建 立 时 间 ： 触 发 器 在 时 钟 上 升 沿 到 来 之 前 ， 其 数 据 输 入 端 的 数 据 必 须 保 持 不 变 的 时 间 。保 持 时 间 ： 触 发 器 在 时 钟 上 升 沿 到 来 之 后 ， 其 数 据 输 入 端 的 数 据 必 须 保 持 不 变 的 时 间 。不考虑时钟的 skew， D2 的 建 立 时 间 不 能 大 于 （ 时 钟 周 期 T - D1 数据最迟到达时间T1max+T2max）
4、 ； 保 持 间 不 能 大 于 （ D1 数据最快到达时间 T1min+T2min） ； D2的数据将进入亚稳态并向后级电路传播5： 为 什 么 触 发 器 要 满 足 建 立 时 间 和 保 持 时 间 ？因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在 0 和 1 之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态
5、的传播。（比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的 D 段像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来所存状态，从后级门传到前级门需要时间。6： 什 么 是 亚 稳 态 ？ 为 什 么 两 级 触 发 器 可 以 防 止 亚 稳 态 传 播 ？这也是一个异步电路同步化的问题，具体的可以参考EDACN技 术 月 刊 20050401。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做一步同位器”， 他 只 能 用 来 对 一 位 异 步 信
6、 号 进 行 同 步 。 两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间 ， 如 果 都 满 足 了 ， 在 下 一 个 脉 冲 沿 到 来 时 ， 第 二 级 触 发 器 将 不 会 出 现 亚 稳 态 ， 因 为 其 输 入端的数据满足其建立保持时间。同 步 器 有 效 的 条 件 ： 第 一 级 触 发 器 进 入 亚 稳 态 后 的 恢 复 时 间 + 第 二 级 触 发 器 的 建立 时 间 carryout carryout carryout carryout carryout carryout carryout carryout carryout = X; next_state = X;
