《下面程序是1位十进制计数器的VHDL描述》由会员分享，可在线阅读，更多相关《下面程序是1位十进制计数器的VHDL描述（8页珍藏版）》请在金锄头文库上搜索。
1、1下 面 程 序 是 1 位 十 进 制 计 数 器 的 VHDL 描 述 ， 试 补 充 完 整 。 2. 下 面 是 一 个 多 路 选 择 器 的VHDL 描 述 ， 充 完 整 。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT ( CLK : IN STD_LOGIC ;Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;END CNT10;ARCHITECTURE bhv OF CNT10 ISSIGNAL Q1 : STD
2、_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK) BEGINIF CLKEVENT AND CLK = 1 THEN - 边沿 检 测IF Q1 10 THENQ1 0); - 置零ELSEQ1 LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S 0);ELSIF CLK = 1 AND CLKEVENT THENIF LOAD = 1 THEN Q1 := DATA;ELSEIF EN = 1 THENQ1 := Q1 + 1;END IF;END IF; END IF;Q
3、 0);elsetmp rc rc if status = 1 then nst rc rc nst addata, status = status,clk = clk, cs = cs, ce = ce, a0 = a0, rc = rc,k12_8 = k12_8, clkinc = clkinc, rddata = rds);u2 : addr_cnt port map (clkinc = clkinc, cntclr = cntclr, wraddr = wraddr);u3 : adram port map (data = rds, wraddress = wraddr,rdaddr
4、ess = rdaddr, wren = 1, q = rddata);end one;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY three ISPORT(clk,d : IN STD_LOGIC;dout : OUT STD_LOGIC );END;ARCHITECTURE bhv OF three ISSIGNAL tmp: STD_LOGIC;BEGINP1:PROCESS(clk)BEGINIF rising_edge(clk) THENTmp = d;dout = tmp;8END IF;END PROCESS P1;END bhv;
