计算机组成原理期末试题及答案

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1、1第一章 计算机系统概论计算机的硬件是由有形的电子器件等构成的,它包括运算器、存储器、控制器、适配器、输入输出设备。早起将运算器和控制器合在一起称为 CPU(中央处理器) 。目前的 CPU 包含了存储器,因此称为中央处理器。存储程序并按地址顺序执行,这是冯诺依曼型计算机的工作原理,也是 CPU 自动工作的关键。计算机系统是一个有硬件、软件组成的多级层次结构,它通常由微程序级、一般程序级、操作系统级、汇编语言级、高级语言级组成,每一级上都能进行程序设计,且得到下面各级的支持。习题:4 冯诺依曼型计算机的主要设计思想是什么?它包括那些主要组成部分?主要设计思想是:存储程序通用电子计算机方案,主要组

2、成部分有:运算器、逻辑控制装置、存储器、输入和输出设备5 什么是存储容量?什么是单元地址?什么是数据字?什么是指令字?存储器所有存储单元的总数称为存储器的存储容量。每个存储单元都有编号,称为单元地址。如果某字代表要处理的数据,称为数据字。如果某字为一条指令,称为指令字7 指令和数据均存放在内存中,计算机如何区分它们是指令还是数据?每一个基本操作称为一条指令,而解算某一问题的一串指令序列,称为程序第二章 运算方法和运算器按 IEEE754 标准,一个浮点数由符号位 S、阶码 E、尾数 M 三个域组成。其中阶码 E 的值等于指数的真值 e 加上一个固定偏移值。数的真值变成机器码时有四种表示方法:原

3、码表示法,反码表示法,补码表示法,移码表示法。其中移码主要用于表示定点数的阶码 E,以利于比较两个指数的大小2和对阶操作。直接使用西文标准键盘输入汉字,进行处理,并显示打印汉字,是一项重大成就。为此要解决汉字的输入编码、汉字内码、子模码等三种不同用途的编码。1 第三章 内部存储器对存储器的要求是容量大、速度快、成本低。为了解决这三方面的矛盾,计算机采用多级存储体系结构,即 cache、主存和外存。CPU 能直接访问内存(cache、主存) ,但不能直接访问外存。存储器的技术指标有存储容量、存取时间、存储周期、存储器带宽。双端口存储器和多模块交叉存储器属于并行存储器结构。前者采用空间并行技术,后

4、者采用时间并行技术。这两种类型的存储器在科研和工程中大量使用。cache 是一种高速缓冲存储器,是为了解决 CPU 和主存之间速度不匹配而采用的一项重要的硬件技术,并且发展为多级 cache 体系,指令 cache 与数据 cache 分设体系。要求 cache 的命中率接近于 1。主存与 cache 的地址映射有全相联、直接、组相联三种方式。其中组相联方式是前二者折衷方案,适度地兼顾了二者的优点又尽量避免其缺点,从灵活性、命中率、硬件投资来说较为理想,因而得到了普遍采用。习题: 1 设有一个具有 20 位地址和 32 位字长的存储器,问: (1)该存储器能存储多少个字节的信息?(2)如果存储

5、器由 512K8 位 SRAM 芯片组成,需要多少片; (3)需要多少位地址做芯片选择?(1) (2) (3)1 位地址作芯片选择字 节M48*20片84*251304K2 已知某 64 位机主存采用半导体存储器,其地址码为 26 位,若使用 4M8 位 DRAM芯片组成该机所允许的最大主存空间,并选用内存条结构形式,问: 3(1) 若每个内存条 16M64 位,共需几个内存条?(2)每个内存条共有多少 DRAM 芯片? (3)主存共需多少 DRAM 芯片?CPU 如何选择各内存条?(1).共需模块板数为 m:m= 224=4(块)(2). 每个模块板内有 DRAM 芯片数为 32 (片)(3

6、) 主存共需 DRAM 芯片为:4*32=128 (片)每个模块板有 32 片 DRAM 芯片,容量为 16M64 位,需 24 根地址线(A23A0)完成模块板内存储单元寻址。一共有 4 块模块板,采用 2 根高位地址线,通过 2:4译码器译码产生片选信号对各模块板进行选择。3 用 16K8 位的 DRAM 芯片构成 64K32 位存储器,要求: (1)画出该存储器的组成逻辑图。(2)设存储器读/写周期为 0.5us,CPU 在 1us 内至少要访问一次。试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少?(1)根据题意,存储总容量为

7、64KB,故地址总线需 16 位。现使用 16K*8 位 DRAM芯片,共需 16 片。芯片本身地址线占 14 位,所以采用位并联与地址串联相结合的方法来组成整个存储器,其组成逻辑图如图所示,其中使用一片 2:4 译码器。2:4 译码器A14 A15CS3 CS2 CS0CS1D0D7A13A04(2)根据已知条件,CPU 在 1us 内至少访存一次,而整个存储器的平均读 /写周期为0.5us,如果采用集中刷新,有 64us 的死时间,肯定不行,如果采用分散刷新,则每 1us 只能访存一次,也不行,所以采用异步式刷新方式。假定 16K*1 位的 DRAM 芯片用 128*128 矩阵存储元构成

8、,刷新时只对 128 行进行异步方式刷新,则刷新间隔为 2ms/128 = 15.6us 可取刷新信号周期 15us。刷新一遍时间15us1281.92ms6 用 32K8 位的 E2 PROM 芯片组成 128K32 位的只读存储器,试问: (1)数据寄存器多少位?(2)地址寄存器多少位? (3)共需多少个 E2 PROM 芯片? (4)画出磁存储器组成框图。答(1)系统 16 位数据,所以数据寄存器 16 位(2)系统地址 128K2 17,所以地址寄存器 17 位 (3)共需要 8 片 组成框图如下一个组相联 cache 由 64 个行组成,每组 4 行。主存储器包含 4K 个块,每块

9、128 个字。请表示内存地址的格式。CPU地址寄存器数据寄存器32K*832K*832K*832K*832K*832K*832K*832K*8CS3 CS2 CS1 CS02:4译码器CS0CS3A16A15564 行.4 行一组,共 644=16 组,主存储器有 4k 个快,每块 128 字,212第五章 中央处理器CPU 是计算机的中央处理部件,具有指令控制、操作控制、时间控制、数据加工等基本功能。早期的 CPU 由运算器和控制器两大部分组成。随着高密度集成电路技术的发展,当今的 CPU 芯片变成运算器、cache 和控制器三大部分,其中还包括浮点数运算器、存储管理部件等。CPU 中至少要

10、有如下六类寄存器:指令寄存器、 、地址寄存器、数据缓冲寄存器、通用寄存器、状态条件寄存器。 微程序设计技术是利用软件方法设计操作控制器的一门技术,具有规整性、灵活性、可维护性等一系列优点,因而在计算机设计中得到了广泛的应用。但是随着ULSI 技术的发展和对机器速度的要求,硬连线逻辑设计思想又得到了重视。硬连线控制器的基本思想是:某一微操作信号是指令操作码译码输出、时序信号和状态条件信号的逻辑函数,即用布尔代数写出逻辑表达式,然后用门电路、触发器等器件实现。不论微型机还是超级计算机,并行处理技术。并行处理技术可贯穿于信息加工的各个步骤和阶段。概括起来,主要有三种形式:时间并行;空间并行;时间并行

11、+空间并行。流水 CPU 是以时间并行性为原理构造的处理机,是一种非常经济而实用的并行技术。目前的高性能微处理机几乎无一例外地使用了流水技术。流水技术中的主要问题是资源相关、数据相关和控制相关,为此需要采取相应的技术对策,才能保证流水线畅通而不断流。习题:8 某机有 8 条微指令 I1I8,每条微指令所包含的微命令控制信号如下表所示。6a-j 分别对应 10 种不同性质的微命令信号。假设一条微指令的控制字段仅限为 8 位,请安排微指令的控制字段指令。经分析, (d, i, j)和(e, f, h)可分别组成两个小组或两个字段,然后进行译码,可得六个微命令信号,剩下的 a, b, c, g 四个

12、微命令信号可进行直接控制,其整个控制字段组成如下:a bc g 01d 01e i f 1 j 1 h * * * *11 已知某机采用微程序控制方式,控存容量为 51248 位。微程序可在整个程序控存中实现转移,控制微程序转移的条件共 4 个,微指令采用水平型格式,后继微指令地址采用断定方式。请问:(1)微指令的三个字段分别应为多少位?(2)画出对应这种指令格式的微程序控制器逻辑图(1)假设判别测试字段中每一位作为一个判别标志,那么由于有 4 个转移条件,故该字段为 4 位。下地址字段为 9 位,因为控存容量为 512 单元。微命令字段则是(48-4-9) =35 位。(2)对应上述微指令格

13、式的微程序控制器逻辑框图如图所示。其中微地址寄存器对应下地址字,P 字段即为判别测试字段,控制字段即为微命令字段,后两部分组成微指令寄存器。地址转移逻辑的输入是指令寄存器的 OP 码、各种状态条件以及判别测试字段所给的判别标志(某一位为 1) ,其输出修改微地址寄存器的适当位数,从而实现微程序的分支转移。就是说,此处微指令的后继地址采用断定方式。OP微 地 址 寄 存 器 地 址 转 移逻 辑控 制 存 储 器地 址 译 码 P字 段 控 制 字 段指 令 寄 存 器 IR 状 态 条 件 微 命 令 信 号712 今有 4 级流水线,分别完成取指、指令译码并取数、运算、送结果四步操作。今假设

14、完成各步操作的时间依次为 100ns,100ns,80ns,50ns。请问: (1)流水线的操作周期应设计为多少?(2)若相邻两条指令发生数据相关,硬件上不采取措施,那么第二条指令要推迟多少时间进行?(3)如果在硬件设计上加以改进,至少需要推迟多少时间?(1)流水线的操作周期应按各步操作的最大时间来考虑,即流水线时钟周期性 (2)遇到数据相关时,就停顿第nsi10max2 条指令的执行,直到前面指令的结果已经产生,因此至少需要延迟 2 个时钟周期。(3)如果在硬件设计上加以改进,如采用专用通路技术,就可使流水线不发生停顿。第六章 总线系统总线仲裁是总线系统的核心问题之一。为了解决多个主设备同时

15、竞争总线控制权的问题,必须具有总线仲裁部件。它通过采用优先级策略或公平策略,选择其中一个主设备作为总线的下一次主方,接管总线控制权。按照总线仲裁电路的位置不同:(1)集中式仲裁:仲裁方式必有一个中央仲裁器,它受理所有功能模块的总线请求,按优先原则或公平原则。 (2)分布式仲裁:分布式仲裁不需要中央仲裁器,每个功能模块都有自己的仲裁号和仲裁器。总线定时是总线系统的又一核心问题之一。为了同步主方、从方的操作,必须制订定时协议,通常采用同步定时与异步定时两种方式。在同步定时协议中,事件出现在总线上的时刻由总线时钟信号来确定,总线周期的长度是固定的。在异步定时协议中,后一事件出现在总线上的时刻取决于前

16、一事件的出现,即建立在应答式或互锁机制基础上,不需要统一的公共时8钟信号。在异步定时中,总线周期的长度是可变的。第七章: 外围设备外围设备大体分为输入设备、输出设备、外存设备、数据通信设备、过程控制设备五大类。每一种设备,都是在它自己的设备控制器控制下进行工作,而设备控制器则通过 I/O 接口模块和主机相连,并受主机控制。硬磁盘按盘片结构分为可换盘片式、固定盘片式两种,磁头也分为可移动磁头和固定磁头两种。温彻斯特磁盘是一种采用先进技术研制的可移动磁头、固定盘片的磁盘机,组装成一个不可拆卸的机电一体化整体,防尘性能好,可靠性高,因而得到了广泛的应用,成为最有代表性的硬磁盘存储器。磁盘存储器的主要技术指标有:存储密度、存储容量、平均存取时间、数据传输速率。不同的 CRT 显示标准所支持的最大分辨率和颜色数目是不同的。VESA 标准,是一个可扩展的标准,它除兼容传统的 VGA 等显示方式外,还支持 1280

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