《【5A版】计算机组成原理课后答案(第二版)-第四章》由会员分享,可在线阅读,更多相关《【5A版】计算机组成原理课后答案(第二版)-第四章(70页珍藏版)》请在金锄头文库上搜索。
1、存 储 器,第 四 章,3. 存储器的层次结构主要体现在什么地方?为什么要分这些层次?计算机如何管理这些层次? 答:存储器的层次结构主要体现在Cache主存和主存辅存这两个存储层次上。 Cache主存层次在存储系统中主要对CPU访存起加速作用,即从整体运行的效果分析,CPU访存速度加快,接近于Cache的速度,而寻址空间和位价却接近于主存。 主存辅存层次在存储系统中主要起扩容作用,即从程序员的角度看,他所使用的存储器其容量和位价接近于辅存,而速度接近于主存。,综合上述两个存储层次的作用,从整个存储系统来看,就达到了速度快、容量大、位价低的优化效果。 主存与CACHE之间的信息调度功能全部由硬件
2、自动完成。而主存辅存层次的调度目前广泛采用虚拟存储技术实现,即将主存与辅存的一部份通过软硬结合的技术组成虚拟存储器,程序员可使用这个比主存实际空间(物理地址空间)大得多的虚拟地址空间(逻辑地址空间)编程,当程序运行时,再由软、硬件自动配合完成虚拟地址空间与主存实际物理空间的转换。因此,这两个层次上的调度或转换操作对于程序员来说都是透明的。,4. 说明存取周期和存取时间的区别。 解:存取周期和存取时间的主要区别是:存取时间仅为完成一次操作的时间,而存取周期不仅包含操作时间,还包含操作后线路的恢复时间。即: 存取周期 = 存取时间 + 恢复时间 5. 什么是存储器的带宽?若存储器的数据总线宽度为3
3、2位,存取周期为200ns,则存储器的带宽是多少? 解:存储器的带宽指单位时间内从存储器进出信息的最大数量。 存储器带宽 = 1/200ns 32位 = 160M位/秒 = 20MB/S = 5M字/秒 注意字长(32位)不是16位。 (注:本题的兆单位来自时间=106),6. 某机字长为32位,其存储容量是64KB,按字编址其寻址范围是多少?若主存以字节编址,试画出主存字地址和字节地址的分配情况。 解:存储容量是64KB时,按字节编址的寻址范围就是64KB,则: 按字寻址范围 = 64K8 / 32=16K字 按字节编址时的主存地址分配图如下:,0,1,2,3,6,5,4,65534,655
4、32,7,65535,65533,字地址 HB 字节地址LB,0 4 8 65528 65532,讨论: 1、 在按字节编址的前提下,按字寻址时,地址仍为16位,即地址编码范围仍为064K-1,但字空间为16K字,字地址不连续。 2、 字寻址的单位为字,不是B(字节)。 3、 画存储空间分配图时要画出上限。,7. 一个容量为16K32位的存储器,其地址线和数据线的总和是多少?当选用下列不同规格的存储芯片时,各需要多少片? 1K4位,2K8位,4K4位,16K1位,4K8位,8K8位 解: 地址线和数据线的总和 = 14 + 32 = 46根; 各需要的片数为: 1K4:16K32 /1K4 =
5、 168 = 128片 2K8:16K32 /2K 8 = 8 4 = 32片 4K4:16K32 /4K 4 = 4 8 = 32片 16K1:16K 32 / 16K 1 = 32片 4K8:16K32 /4K8 = 4 4 = 16片 8K8:16K32 / 8K 8 = 2X4 = 8片,讨论: 地址线根数与容量为2的幂的关系,在此为214,14根; 数据线根数与字长位数相等,在此为32根。(注:不是2的幂的关系。 ) :32=25,5根,8. 试比较静态RAM和动态RAM。 答:静态RAM和动态RAM的比较见下表:,9. 什么叫刷新?为什么要刷新?说明刷新有几种方法。 解:刷新对DR
6、AM定期进行的全部重写过程; 刷新原因因电容泄漏而引起的DRAM所存信息的衰减需要及时补充,因此安排了定期刷新操作; 常用的刷新方法有三种集中式、分散式、异步式。 集中式:在最大刷新间隔时间内,集中安排一段时间进行刷新; 分散式:在每个读/写周期之后插入一个刷新周期,无CPU访存死时间; 异步式:是集中式和分散式的折衷。,讨论: 1)刷新与再生的比较: 共同点: 动作机制一样。都是利用DRAM存储元破坏性读操作时的重写过程实现; 操作性质一样。都是属于重写操作。,区别: 解决的问题不一样。再生主要解决DRAM存储元破坏性读出时的信息重写问题;刷新主要解决长时间不访存时的信息衰减问题。 操作的时
7、间不一样。再生紧跟在读操作之后,时间上是随机进行的;刷新以最大间隔时间为周期定时重复进行。 动作单位不一样。再生以存储单元为单位,每次仅重写刚被读出的一个字的所有位;刷新以行为单位,每次重写整个存储器所有芯片内部存储矩阵的同一行。,芯片内部I/O操作不一样。读出再生时芯片数据引脚上有读出数据输出;刷新时由于CAS信号无效,芯片数据引脚上无读出数据输出(唯RAS有效刷新,内部读)。鉴于上述区别,为避免两种操作混淆,分别叫做再生和刷新。 2)CPU访存周期与存取周期的区别: CPU访存周期是从CPU一边看到的存储器工作周期,他不一定是真正的存储器工作周期;存取周期是存储器速度指标之一,它反映了存储
8、器真正的工作周期时间。,3)分散刷新是在读写周期之后插入一个刷新周期,而不是在读写周期内插入一个刷新周期,但此时读写周期和刷新周期合起来构成CPU访存周期。 4)刷新定时方式有3种而不是2种,一定不要忘了最重要、性能最好的异步刷新方式。,10. 半导体存储器芯片的译码驱动方式有几种? 解:半导体存储器芯片的译码驱动方式有两种:线选法和重合法。 线选法:地址译码信号只选中同一个字的所有位,结构简单,费器材; 重合法:地址分行、列两部分译码,行、列译码线的交叉点即为所选单元。这种方法通过行、列译码信号的重合来选址,也称矩阵译码。可大大节省器材用量,是最常用的译码驱动方式。,11. 一个8K8位的动
9、态RAM芯片,其内部结构排列成256256形式,存取周期为0.1s。试问采用集中刷新、分散刷新及异步刷新三种方式的刷新间隔各为多少? 注:该题题意不太明确。实际上,只有异步刷新需要计算刷新间隔。 解:设DRAM的刷新最大间隔时间为2ms,则 异步刷新的刷新间隔 =2ms/256行 =0.0078125ms =7.8125s 即:每7.8125s刷新一行。 集中刷新时, 刷新最晚启动时间 =2ms-0.1s256行 =2ms-25.6s=1974.4s,集中刷新启动后, 刷新间隔 = 0.1s 即:每0.1s刷新一行。 集中刷新的死时间 =0.1s256行 =25.6s 分散刷新的刷新间隔 =0
10、.1s2 =0.2s 即:每0.2s刷新一行。 分散刷新一遍的时间 =0.1s2256行 =51.2s 则 分散刷新时, 2ms内可重复刷新遍数 =2ms/ 51.2s 39遍,12. 画出用10244位的存储芯片组成一个容量为64K8位的存储器逻辑框图。要求将64K分成4个页面,每个页面分16组,指出共需多少片存储芯片? (注:将存储器分成若干个容量相等的区域,每一个区域可看做一个页面。) 解:设采用SRAM芯片, 总片数 = 64K 8位 / 1024 4位 = 64 2 = 128片 题意分析:本题设计的存储器结构上分为总体、页面、组三级,因此画图时也应分三级画。首先应确定各级的容量:
11、页面容量 = 总容量 / 页面数 = 64K 8位 / 4 = 16K 8位;,组容量 = 页面容量 / 组数 = 16K 8位 / 16 = 1K 8位; 组内片数 = 组容量 / 片容量 = 1K8位 / 1K4位 = 2片; 地址分配:,页面号 组号 组内地址,2 4 10,组逻辑图如下:(位扩展),页面逻辑框图:(字扩展),存储器逻辑框图:(字扩展),13. 设有一个64K8位的RAM芯片,试问该芯片共有多少个基本单元电路(简称存储基元)?欲设计一种具有上述同样多存储基元的芯片,要求对芯片字长的选择应满足地址线和数据线的总和为最小,试确定这种芯片的地址线和数据线,并说明有几种解答。 解
12、: 存储基元总数 = 64K 8位 = 512K位 = 219位; 思路:如要满足地址线和数据线总和最小,应尽量把存储元安排在字向,因为地址位数和字数成2的幂的关系,可较好地压缩线数。,设地址线根数为a,数据线根数为b,则片容量为:2a b = 219;b = 219-a; 若a = 19,b = 1,总和 = 19+1 = 20; a = 18,b = 2,总和 = 18+2 = 20; a = 17,b = 4,总和 = 17+4 = 21; a = 16,b = 8,总和 = 16+8 = 24; 由上可看出:片字数越少,片字长越长,引脚数越多。片字数、片位数均按2的幂变化。 结论:如果
13、满足地址线和数据线的总和为最小,这种芯片的引脚分配方案有两种:地址线 = 19根,数据线 = 1根;或地址线 = 18根,数据线 = 2根。,14. 某8位微型机地址码为18位,若使用4K4位的RAM芯片组成模块板结构的存储器,试问: (1)该机所允许的最大主存空间是多少? (2)若每个模块板为32K8位,共需几个模块板? (3)每个模块板内共有几片RAM芯片? (4)共有多少片RAM? (5)CPU如何选择各模块板?,解: (1)218 = 256K,则该机所允许的最大主存空间是256K8位(或256KB); (2)模块板总数 = 256K8/32K8 = 8块 ; (3)板内片数 = 32
14、K8位/4K4位 = 8 2 = 16片; (4)总片数 = 16片 8 = 128片; (5)CPU通过最高3位地址译码选板,次高3位地址译码选片。地址格式分配如下:,15. 设CPU共有16根地址线,8根数据线,并用MREQ(低电平有效)作访存控制信号,R/W作读/写命令信号(高电平为读,低电平为写)。现有这些存储芯片: ROM(2K8位,4K4位,8K8位), RAM(1K4位,2K8位,4K8位), 及74138译码器和其他门电路(门电路自定)。 试从上述规格中选用合适的芯片,画出CPU和存储芯片的连接图。要求如下: (1)最小4K地址为系统程序区,409616383地址范围为用户程序区; (2)指出选用的存储芯片类型及数量; (3)详细画出片选逻辑。,解: (1)地址空间分配图如下:,4K(ROM) 4K(SRAM) 4K(SRAM) 4K(SRAM),04095 40968191 819212287 1228816383 65535,Y0 Y1 Y2 Y3 ,A15=1,A15=0,(2)选片:ROM:4K 4位:2片; RAM:4K 8位:3片; (3)CPU和存储