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1、CMOS模拟集成电路设计,运算放大器,2019/1/21,提纲,2,提纲,1、概述 2、一级运放 3、两级运放 4、增益的提高 5、共模反馈 6、输入范围限制 7、转换速率 8、电源抑制 9、运放的噪声,2019/1/21,概述,3,1、概述,“运算放大器（运放）” 高增益的差动放大器,理想运放的基本特点 开环差模电压增益 共模抑制比 开环输入电阻 开环输出电阻0 开环带宽 没有温飘,“虚短”,输入电流为0,“OP AMP”,2019/1/21,概述,4,1.1 性能参数,增益,小信号带宽 3dB带宽；单位增益带宽； 增益带宽积（GB）,大信号带宽,输出摆幅,线性,噪声与失调,电源抑制,转换速
2、率（slew rate）,稳定时间（settling time）ts,2019/1/21,一级运放,5,基本电路结构,增益,Vout,Vin,Amplifying stage,2、一级运放,2019/1/21,一级运放,6,But 输出摆幅,套筒式共源共栅运放（telescopic cascode op amp）,2019/1/21,一级运放,7,输入输出很难短接,为保证M2和M4饱和,套筒式共源共栅运放（telescopic cascode op amp）,2019/1/21,一级运放,8,设计实例,设计全差动套筒式运放，该运放的性能指标为：VDD=3V，差动输出摆幅=3V，功耗=10mW，
3、电压增益=2000。假定nCox=60 A/V2， pCox=30 A/V2 ，n0.1V-1， p0.2V-1（有效沟道长度为0.5 m时）， =0，VTHN| VTHP |=0.7V。,解：1、从功率预算出发，确定工作电流,2、根据输出摆幅，分配过驱动电压（OD）,3、根据I和OD，由公式,得到各管尺寸，（最小栅长）,2019/1/21,一级运放,9,Key：I，W/L,设计实例（续）,4、计算增益,得到Av=1416,如何Av，考虑,W； ID；(L) Av,例如 ，选择(W/L)5-8=1111 m/1 m 则p 0.1V-1，得到Av4000,5、满足最大输出摆幅，计算输入共模电平和
4、偏置电压Vb1,2,注意和参数之间的关联与影响！,2019/1/21,一级运放,10,“折叠”结构输出摆幅,折叠共源共栅运放（folded cascode op amp）,2019/1/21,一级运放,11,增益：,比较于套筒式结构的增益：,增益小23倍,极点更加靠近原点,由于增加了M5上的CGD5和CDB5,折叠共源共栅运放（续）,2019/1/21,一级运放,12,采用NMOS作为输入器件,折叠点（X）对应的极点更低： 由1/(gm3+gmb3)与X点总电容的乘积决定。,折叠共源共栅运放（续）,2019/1/21,一级运放,13,总之，对比于套筒式结构，折叠式共源共栅运放 电压输出摆幅大；
5、 输入输出可以短接； 输入共模范围大，输入共模电平可以接近VDD（NMOS输入管）或GND（PMOS作输入管） 较大的功耗； 较低的电压增益； 较低的极点频率； 较高的噪声；,折叠共源共栅运放（续）,设计时， 在套筒式结构中，以下三个电压是必须确定的 输入共模电平， PMOS, NMOS共源共栅管的栅极偏置电压。 而在折叠式结构中，只有后两个电压的确定是严格的。,2019/1/21,14,3、两级运放,基本电路结构,增益,高增益 需要频率补偿,2019/1/21,增益的提高,15,4、增益的提高,Gm，Rout,Rout,共源共栅结构,输出摆幅,反馈技术,提高信号通路上的输出电阻,调节型共源共
6、栅,2019/1/21,增益的提高,16,高增益差动共源共栅级结构,2019/1/21,增益的提高,17,高增益差动共源共栅级结构（续）,提高负载通路上的输出电阻,2019/1/21,共模反馈,18,5、共模反馈,电路的失配使电路产生“共模误差” 右图的pmos电流源做负载的电路的共模电平不容易确定 失配使电流出现误差，进而影响晶体管的工作状态（脱离饱和区） CM不能通过差动反馈达到稳定。,CMFB： 检测输出共模电平 同一个参考电压比较 将误差送回放大器偏置网络,2019/1/21,共模反馈,19,检测输出共模电平,R1和R2必须比输出电阻大很多，否则影响增益,电阻检测,源级跟随器,I1和I
7、2以及R1和R2必须足够大，以避免当输出出现大摆幅时，M7,8 “挨饿”（缺电流）,检测的共模电平比输出CM低VGS7,8,输出摆幅降低，比没采用源跟随器结构大约减小一个VTH,2019/1/21,共模反馈,20,检测输出共模电平（续）,深线性区的MOS管的共模检测,总电阻,必须保证M7和M8处于深线性区,M7的栅源电压必须远大于VTH，否则M7脱离深线性区（VP0）；,要超过两个过驱动电压，即限制了输出电压摆幅,2019/1/21,共模反馈,21,控制共模电平,Vout,CM VE IM3,4 Vout,CM ,如果环路增益大，则反馈网络迫使Vout,CM趋近VREF,当采用电阻检测方式时，
8、,2019/1/21,共模反馈,22,控制共模电平（续）,Vout,CM Iss1 IM5,6 Vout,CM ,当采用电阻检测方式时， 对于折叠cascode放大器，CMFB也可以控制输入差动对的尾电流源,2019/1/21,共模反馈,23,控制共模电平（续）,其中,令,缺点： Vout,CM是器件参数的函数 Ron7| Ron8上的压降VP限制输出摆幅 欲 VPM7和M8 C,反馈加到输入差动对的尾电流上（folded cascode op amp）,当采用深线性区的MOS管的共模检测时，,得到,2019/1/21,共模反馈,24,控制共模电平（续）,Vb的确定： 通过一个电流镜来确定Vb
9、，使ID9跟踪I1和VREF。,令,这样，当Vout,CM=VREF时， ID9=I1。,由于VDS15VDS9，沟道长度调制效益导致误差。 增加M17和M18，保证VDS15VDS9,上述第二个问题可以通过把反馈加到输入差动对的尾电流上解决，但Vb？,2019/1/21,输入范围限制,25,6、输入范围限制,大的共模输入范围,在单位增益缓冲器中，输入摆幅等于输出摆幅,2019/1/21,输入范围限制,26,大的共模输入范围（续）,混合使用NMOS差动对和PMOS差动对,2019/1/21,转换速率,27,7、转换速率,Review：小信号下，RC网络，阶跃,2019/1/21,转换速率,28
10、,7、转换速率,转换速率（压摆率）：输入阶跃信号幅度很大时，实际的输出表现具有近似为常数的斜率，该常数定义为转换速率。,在小信号下，阶跃响应的斜率正比于输出的最终值，而在大信号下，表现为不变斜率。,2019/1/21,转换速率,29,处理大信号时，运放工作于非线性区,转换速率限制大信号的工作速度,忽略被R1、R2抽取的电流,2019/1/21,转换速率,30,处理正弦信号V0sin0t,运放的转换速率必须超过V00,2019/1/21,电源抑制,31,8、电源抑制,电源抑制比（PSRR）：从输入到输出的增益除以从电源到输出的增益。,二极管连接的MOS管具有钳位作用，电源增益为1，因此低频时，,
11、2019/1/21,运放的噪声,32,运放的噪声,套筒式运放的噪声,共源共栅器件产生的噪声可以忽略,2019/1/21,运放的噪声,33,折叠式运放的噪声,共源共栅器件产生的噪声可以忽略,2019/1/21,运放的噪声,34,折叠式运放的噪声比相应的套筒式的结构的噪声更大 PMOS和NMOS电流源对噪声的贡献随它们的跨导正比例增加，因此，出现了噪声和输出摆幅之间的折中关系。 二级（多级）运放的噪声主要由第一级决定，因为第二级以后的噪声在参照主要输入时，要除以前级的增益。,2019/1/21,小结,35,性能比较,2019/1/21,一级运放设计实例,36,一级运放设计实例（optional）,
12、约束条件 电源电压 工艺 温度,设计描述 小信号增益 频率响应 输入共模范围（ICMR） 输出摆幅 转换速率 功耗 负载电容CL,关系方程,2019/1/21,一级运放设计实例,37,设计步骤 1.由已知的CL并根据转换速率的要求（或功耗要求）选择ISS（I5）的范围； 2. 计算满足频率要求的Rout范围， 并根据Rout计算并修订ISS的范围； 3. 设计W3/L3（ W4/L4 ）满足上ICMR（或输出摆幅）要求； 4. 设计W1/L1满足增益要求； 5. 设计W5/L5满足下ICMR（或输出摆幅）要求； 6. 若达不到设计要求，重复上述过程。,2019/1/21,一级运放设计实例,38
13、,设计举例 设计电流镜负载的MOS差分放大器：VDD=5V，SR10V/s，CL5pF，功耗1mW，电压增益=100，1V ICMR 4.5V, f-3dB 100kHz。假定nCox=110 A/V2， pCox=50 A/V2 ，n0.04V-1， p0.05V-1（有效沟道长度为0.5 m时）， =0，VTHN| VTHP | =0.7V。,解：,1. 为满足转换速率的要求， 功耗的要求,2. 3dB的要求， 而,选取I5100A,3.,W3/L38,2019/1/21,一级运放设计实例,39,4.,5.,W1/L118.4,W5/L5300,又根据,6.若不满足要求，重复以上步骤；例如调整M5和M1,2上的OD，以减小M5尺寸,
