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1、第五章 ISE开发进阶,IP Core的使用 用户IP Core的生成 用户约束文件（UCF） 引脚配置 时序约束 面积约束 ISE implement design配置 静态时序分析与布局布线后仿真 功耗分析 FPGA的配置,IP Core的使用,ISE提供的IP Core 面向复杂设计的软核 ISE版本的适用性 Xilinx FPGA芯片的适用性 系统IP Core的生成 在ISE的Project中直接生成 ISE - Accessories - Core Generator ISE - Accessories - Architecture Wizard IP 参数化设计,IP Core的
2、使用,方法1：定制ISE中一个已有的IP Core,小写,IP Core的使用,IP Core的使用,定制 同步FIFO Core为例,IP Core使用说明,IP Core的使用,生成 点击Generate ISE 的Module View窗口中出现所生成的IP Core,IP Core的使用,例化 生成IP Core后，工程所在文件夹下产生下列文件 .xco是IP Core配置文件 例化的时候识别.xco .edn是网表文件 .v和.vhd是模块的封装源代码,IP Core的使用,方法2：Core Generator,IP Core的使用,配置 芯片配置,IP Core的使用,配置 生成配
3、置,IP Core的使用,配置 高级配置,IP Core的使用,方法2：Architecture Wizard IP 复杂的IP Core生成，如DCM,IP Core的使用,例化 产生的关键文件 .ucf是约束文件 .xaw是二进制的Core文件 （例化时和.xco的使用类似） .v是模块的封装源代码 .ngc 二进制网表文件（根据综合选项不同而生成）,IP Core的使用,IP Core端口声明 View HDL Functional Model,IP Core的使用,IP Core的说明 IP Core生成后，添加到工程中被认为是黑盒子，不会被重新综合； IP Core的可移植性与ISE
4、的版本和芯片类型有关； 部分IP Core是付费使用的。,用户IP Core的生成,如何将自己的代码封装成一个IP Core？ 可以提供给他人使用，但不想被篡改或者开源 方法： 提供verilog wrapper文件（.v文件），只提供端口描述和参数； 提供.edn文件或者.ngc文件等同名的网表文件。,用户约束文件（UCF）,UCF是项目实现不可缺少的部分 UCF生成方法1 New Souce-Implementation Constraints File,模块关联 非常重要,用户约束文件（UCF）,UCF生成方法2 User Constraints,用户约束文件（UCF）,UCF主要三个组
5、成部分 引脚约束：引脚位置和类型配置； 面积约束：模块的布局布线区域配置； 时序约束：时钟约束、关键路径约束等。 UCF语法：类似于一种脚本语言 NET | INST | PIN “Signal_name” Attribute 图形工具：PACE编辑器，约束编辑器 参见教材4.4节自行学习,用户约束文件（UCF）,引脚约束,用户约束文件（UCF）,引脚约束 引脚的参数可以进一步配置,用户约束文件（UCF）,引脚约束 配置成功后，打开.ucf文件,用户约束文件（UCF）,面积约束 将Logic的模块指定到芯片的某个区域编辑 一般不需要,用户约束文件（UCF）,时钟约束 全局约束 必选，主要针对全
6、局时钟 引脚时序约束 pad to pad, clock to pad 高级约束 分组约束，高级时序约束 特定约束 特定约束（较少使用） 语法规则较为复杂,用户约束文件（UCF）,重新查看.ucf文件,用户约束文件（UCF）,关于UCF文件的几点说明 UCF语法较为复杂，需要确切知道含义； 图形界面的选项可以自动转换为UCF语句； 如果要在FPGA上实现，时钟约束、引脚约束必填； UCF通常关联顶层模块，综合选项中默认包含； UCF引脚配置要非常小心，严格遵照PCB图和芯片手册的要求，否则可能烧毁昂贵的FPGA芯片； 某些特殊引脚约束或者复杂约束，只能通过UCF语句来生成； UCF编写不正确，
7、无法进行综合以后的后续步骤。,ISE implement design配置,Implement在综合之后执行，需要有.ucf文件 包括Translate、Map、Place & Route 属性卡可以集中修改，也可以分项修改 每个步骤都会生成分析报告 详细属性配置参考教材4.3.3节,ISE implement design配置,Translate属性 通常使用默认属性 生成.ngd文件 所包含的三个工具 较少使用,ISE implement design配置,Translate报告,ISE implement design配置,Map属性 通常使用默认属性 主要需要调整的属性： LUT输入
8、面积与速度 IOB 所包含的四个工具 较少使用,ISE implement design配置,Map报告（很长，关注以下几个部分）,ISE implement design配置,Place & Route属性 主要需要调整的属性： 布线努力程度 运行开销表 部分工具比较重要,ISE implement design配置,Place & Route报告（也很长）,静态时序分析与布局布线后仿真,静态时序分析 当布局布线效果不理想时使用 产生布局布线静态时序 使用Timing Analyzer进行分析,静态时序分析与布局布线后仿真,错误时序会被标红,静态时序分析与布局布线后仿真,静态时序分析与布局布
9、线后仿真,布局布线后仿真方法 新建一个目录，将编写的仿真测试文件、xxx_timsim.v、xxx_timsim.sdf、glbl.v文件复制到此目录下；（注意：一定不要编写的源代码，glbl.v在ISE根目录/verilog/src下） 如果使用了宏定义文件（.v）、其他仿真模型文件（.v）也添加进来； 打开ModelSim，新建一个Project，添加上述文件； 编译所有文件； vsim -L XilinxCoreLib_ver -L unisims_ver -L simprims_ver -t 1ps +maxdelays simulate_module glbl,静态时序分析与布局布线
10、后仿真,将uut（例化的源代码顶层）添加到波形中,静态时序分析与布局布线后仿真,后仿真也可以采用非命令行方法，请自行查阅相关资料； 后仿真时间较长，与功能仿真可能相差几个数量级的时间； 如果源代码较为庞大，生成后仿真模型的过程也会比较耗时。,功耗分析,XPower功耗分析 在仿真文件中某个initial语句中需要增加 $dumpfile(“design.VCD“); $dumpvars(1,test_v.uut); 运行Generate Power Data 运行Analyze Power,功耗分析,分析报告,功耗分析,XPower使用（后续部分参考教材4.3.5节）,FPGA的配置,FPGA
11、配置模式 主模式 PROM配置（最终产品） 从模式 JTAG模式 主机配置（调试） JTAG Joint Test Action Group 一种国际标准测试协议 JTAG边界扫描 TDI、TDO、TMS、TCK VCC、GND,FPGA的配置,JTAG下载电缆 并口电缆 Parallel III 电路公开，可自行制作 Parallel IV USB电缆 价格较为昂贵，速度和稳定性远优于并口电缆 JTAG配置电路 参见教材5.3节自行学习 菊花链,FPGA的配置,配置文件的生成 PC调试的配置选项 CCLK用于主模式PROM配置，内部产生 JTAG CLOCK用于JTAG调试,FPGA的配置,
12、配置文件的生成 执行 生成.bit文件,FPGA的配置,启动iMPACT 选择边界扫描 也可以取消 然后点击 进行自动检测,FPGA的配置,下载配置 右键Program，选中生成的.bit文件 下载成功后，提示“Success”,FPGA的配置,采用PROM配置FPGA 生成的.bit文件需要转换成.mcs文件 下载到PROM中，PROM自动配置FPGA 执行,FPGA的配置,选择所使用PROM芯片,FPGA的配置,选择.bit文件转换（注意：此时要用CCLK时钟生成.bit）,FPGA的配置,JTAG菊花链,FPGA的配置,多片PROM配置,FPGA的配置,System ACE配置 可参考P
13、ROM配置 教材5.3.6节,SoC原理与设计基础,SoC基本概念 SoC技术特点 SoC设计的关键技术 SoC发展趋势 基于FPGA的SoC应用技术 片上总线 嵌入式RISC CPU 软件无线电 芯片级应用系统,SoC基本概念,SoC（System on Chip） 片上系统 狭义：信息系统核心的芯片集成，将系统关键部件集成在一块芯片上 广义：微小型系统 SoC在集成电路(IC)向集成系统(IS)转变大方向下产生 1994年Motorola的Flex Core系统 1995年LSILogic公司为Sony公司设计的SoC,SoC技术特点,半导体工艺技术的系统集成 软件系统和硬件系统的集成 S
14、oC具有以下几方面的优势，因而创造其产品价 值与市场需求： 降低耗电量 减少体积 增加系统功能 提高速度 节省成本,SoC设计的关键技术,总线架构 IP核复用 软硬件协同设计 SoC验证 可测性设计 低功耗设计 超深亚微米电路实现 嵌入式软件移植与开发,SoC发展趋势,SoC芯片的规模一般远大于普通的ASIC ； SoC仿真与验证最复杂、最耗时，先进的设计与仿真验证方法成为SoC设计成功的关键； 除了那些无法集成的外部电路或机械部分以外，其他所有的系统电路全部集成在一起； 高度集成化、固件化； 基于SoC开发平台，最大程度系统重用。,基于FPGA的SoC应用技术,系统功能集成是SoC的核心技术
15、 固件集成是SoC的基础设计思想 嵌入式系统是SoC的基本结构 IP是SoC的设计基础,片上总线,IP核互连一般采用总线的方式，这种总线称为片上总线（On-Chip Bus，OCB） ARM公司的AMBA总线 Altera公司Avalon总线 IBM 公司的CoreConnect 总线 OpenCore组织的Wishbone总线 OpenCore组织的OPC总线,片上总线,AMBA总线 Advanced Microcontroller Bus Architecture ARM公司设计的用于高性能嵌入式系统的总线标准，独立于处理器和制造工艺技术,片上总线,AMBA总线 AHB (Advanced
16、 High Performance Bus) ASB (Advanced System Bus) APB (Advanced Perpheral Bus),片上总线,AVALON 总线 Altera在推出业内第一个软核Nios时开发的片上总线 一种简单的总线协议，规定了主部件和从部件之间进行连接的端口和通信的时序,片上总线,CoreConnect总线 IBM公司设计的一种SoC总线协议，能够使处理器、内存控制器和外设在基于标准产品平台设计中的集成和复用更加灵活，从而提高系统性能。,片上总线,CoreConnect总线 处理器局部总线PLB (Proeessor Local Bus)：高速的CPU核、高速存储器控制器、仲裁器、高速的DMA控制器等高性能、宽带宽的设备都连接在PLB上。 片内外设总线OPB (On-Chip Peripheral Bus)：低性能的设备都连接在OPB总线上 。 器件控制寄存器总线DCR (Device Control Register)：配置PLB和OPB主从设备中的状态寄存器和控制寄存器 。
