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1、(10)申请公布号 CN 102544006 A(43)申请公布日 2012.07.04CN102544006A*CN102544006A*(21)申请号 201110287252.3(22)申请日 2011.09.152010-224891 2010.10.04 JPH01L 27/088(2006.01)H02M 7/515(2007.01)(71)申请人 OKI半导体株式会社地址日本东京都(72)发明人富田敬(74)专利代理机构北京集佳知识产权代理有限公司 11227代理人李伟 王轶(54) 发明名称半导体集成装置中的延迟电路以及逆变器(57) 摘要本发明提供一种半导体集成装置中的延迟电
2、路以及逆变器，对静电放电的耐受性强，且能够以低耗电抑制延迟时间的偏差。作为半导体集成装置中的延迟电路的逆变器，采用具有如下的高电位部以及低电位部的逆变器。低电位部具有将各自的源极端子以及漏极端子在第一公共连接点连接在一起的一对FET；高电位部具有将各自的源极端子以及漏极端子在第二公共连接点连接在一起的一对FET。在逆变器输出处于高电位状态时，向第一公共连接点施加电源电位；在处于低电位状态时，向上述第二公共连接点施加接地电位，从而使逆变器具有滞后特性。为了抑制延迟时间随着制造上的偏差或者环境温度的变化而发生变动，设置作为电源电位或者接地电位的供给源的FET。此时，为了使这样的FET一直处于导通状
3、态，而经由两级FET向其栅极端子施加接地电位或者电源电位。(30)优先权数据(51)Int.Cl.权利要求书2页 说明书6页 附图4页(19)中华人民共和国国家知识产权局(12)发明专利申请权利要求书 2 页 说明书 6 页 附图 4 页1/2页21.一种半导体集成装置中的延迟电路，其特征在于，该延迟电路是多个逆变器相互进行级联连接而成的延迟电路，该逆变器包括：一对第一FET，分别具有第一导电型的沟道，并且一个第一FET的漏极和另一个第一FET的源极在第一连接点上相互连接，且各自的栅极彼此在输入点上连接，在所述一个第一FET的源极上施加有第一电位，且所述另一个第一FET的漏极与输出点连接；及一
4、对第二FET，相互具有第二导电型的沟道，并且一个第二FET的漏极和另一个第二FET的源极在第二连接点上相互连接，且各自的栅极彼此在所述输入点上相互连接，在所述一个第二FET的源极上施加有第二电位，且所述另一个第二FET的漏极与所述输出点连接；所述逆变器还包括：第一附加FET，其在所述输出点处于所述第二电位的状态时，将所述第二电位施加到所述第一连接点；第二附加FET，其向所述第一附加FET供给所述第二电位；第三附加FET，其源极上施加有所述第一电位，且其漏极与所述第二附加FET的栅极连接；第四附加FET，其源极上施加有所述第二电位，且其栅极以及漏极皆与所述第三附加FET的栅极连接；第五附加FET
5、，其在所述输出点处于所述第一电位的状态时，将所述第一电位施加到所述第二连接点；第六附加FET，其向所述第五附加FET供给所述第一电位；第七附加FET，其源极上施加有所述第二电位，且其漏极与所述第六附加FET的栅极连接；第八附加FET，其源极上施加有所述第一电位，且其栅极以及漏极皆与所述第七附加FET的栅极连接。2.根据权利要求1所述的半导体集成装置中的延迟电路，其特征在于，所述一对第一FET中的所述一个第一FET的源极上经由第一电阻而施加有所述第一电位，所述一对第二FET中的所述一个第二FET的源极上经由第二电阻施加有所述第二电位。3.根据权利要求1或2所述的半导体集成装置中的延迟电路，其特征
6、在于，所述第一附加FET、所述第三附加FET、所述第六附加FET以及所述第八附加FET分别具有所述第一导电型的沟道；所述第二附加FET、所述第四附加FET、所述第五附加FET以及所述第七附加FET分别具有所述第二导电型的沟道。4.一种半导体集成装置中的逆变器，其输出使输入信号的电平反转的信号，其特征在于，该逆变器具有：一对第一FET，分别具有第一导电型的沟道，并且一个第一FET的漏极和另一个第一FET的源极在第一连接点上相互连接，且各自的栅极彼此在输入点上连接，在所述一个第一FET的源极上施加有第一电位，且所述另一个第一FET的漏极与输出点连接；权 利 要 求 书CN 102544006 A2
7、/2页3一对第二FET，相互具有第二导电型的沟道，并且一个第二FET的漏极和另一个第二FET的源极在第二连接点上相互连接，且各自的栅极彼此在所述输入点上相互连接，在所述一个第二FET的源极上施加有第二电位，且所述另一个第二FET的漏极与所述输出点连接；第一附加FET，其在所述输出点处于所述第二电位的状态时，将所述第二电位施加到所述第一连接点；第二附加FET，其向所述第一附加FET供给所述第二电位；第三附加FET，其源极上施加有所述第一电位，且其漏极与所述第二附加FET的栅极连接；第四附加FET，其源极上施加有所述第二电位，且其栅极以及漏极皆与所述第三附加FET的栅极连接；第五附加FET，其在所
8、述输出点处于所述第一电位的状态时，将所述第一电位施加到所述第二连接点；第六附加FET，其向所述第五附加FET供给所述第一电位；第七附加FET，其源极上施加有所述第二电位，且其漏极与所述第六附加FET的栅极连接；以及第八附加FET，其源极上施加有所述第一电位，且其栅极以及漏极皆与所述第七附加FET的栅极连接。5.根据权利要求4所述的半导体集成装置中的逆变器，其特征在于，所述一对第一FET中的所述一个第一FET的源极上经由第一电阻施加有所述第一电位，所述一对第二FET中的所述一个第二FET的源极上经由第二电阻施加有所述第二电位。6.根据权利要求4或5所述的半导体集成装置中的逆变器，其特征在于，所述
9、第一附加FET、所述第三附加FET、所述第六附加FET以及所述第八附加FET分别具有所述第一导电型的沟道；所述第二附加FET、所述第四附加FET、所述第五附加FET以及所述第七附加FET分别具有所述第二导电型的沟道。权 利 要 求 书CN 102544006 A1/6页4半导体集成装置中的延迟电路以及逆变器技术领域0001 本发明涉及半导体集成装置中的延迟电路和构建该延迟电路的逆变器。背景技术0002 作为在半导体集成装置中实现延迟电路的方法，公知的设计手法有，将实现所需延迟时间的数量的逆变器元件串联连接。然而，在这种延迟电路中，存在随着制造上的偏差、电源电位的变动或者环境温度的变化而对所需的
10、延迟时间上产生较大的误差的问题。0003 因此，提出了一种能够对伴随着温度变化的延迟时间的变动进行抑制的滞后逆变器电路(例如，参照专利文献1)。在该滞后逆变器电路中，通过场效应晶体管(Field effect transistor，简称FET)以及电阻串联连接而成的热敏电路(参照专利文献1的图1的P4以及R1、N4以及R2)，向逆变器元件施加与环境温度相对应的电位，而使逆变器元件的阈值随着环境温度发生变更。由此，无论环境温度变化与否，总是能够得到恒定的延迟时间。0004 然而，在上述热敏电路中，利用导通电阻随着温度变化而发生变化的FET的特性，将FET(P4、N4)作为电阻使用，因此向其栅极端
11、直接地施加接地电位或者电源电位。因此，存在因发生静电放电而破坏FET(P4、N4)的栅极的危险。0005 进一步，由于上述热敏电路是为了生成所需的电位而串联连接FET以及电阻的分压电路，所以在该热敏电路内一直会流过直流电流而存在耗电量变大的问题。0006 专利文献1：日本特开昭63-226110号发明内容0007 本发明是为了解决上述问题而提出的，其目的在于提供一种半导体集成装置中的延迟电路以及逆变器，使其对静电放电的耐受性高，且以低耗电既可抑制延迟时间的偏差。0008 本发明的半导体集成装置中的延迟电路，该延迟电路是多个逆变器相互进行级联连接而成的延迟电路，该逆变器包括：一对第一FET，分别
12、具有第一导电型的沟道，并且一个第一FET的漏极和另一个第一FET的源极在第一连接点上相互连接，且各自的栅极彼此在输入点上连接，在所述一个第一FET的源极上施加有第一电位，且所述另一个第一FET的漏极与输出点连接；及一对第二FET，相互具有第二导电型的沟道，并且一个第二FET的漏极和另一个第二FET的源极在第二连接点上相互连接，且各自的栅极彼此在所述输入点上相互连接，在所述一个第二FET的源极上施加有第二电位，且所述另一个第二FET的漏极与所述输出点连接；所述逆变器还包括：第一附加FET，其在所述输出点处于所述第二电位的状态时，将所述第二电位施加到所述第一连接点；第二附加FET，其向所述第一附加
13、FET供给所述第二电位；第三附加FET，其源极上施加有所述第一电位，且其漏极与所述第二附加FET的栅极连接；第四附加FET，其源极上施加有所述第二电位，且其栅极以及漏极皆与所述第三附加FET的栅极连接；第五附加FET，其在所述输出点处于所述第一电位的状态时，将所述第一电位施加到所述第二连接点；第六附加FET，其向所述第五附加FET供给所述第说 明 书CN 102544006 A2/6页5一电位；第七附加FET，其源极上施加有所述第二电位，且其漏极与所述第六附加FET的栅极连接；第八附加FET，其源极上施加有所述第一电位，且其栅极以及漏极皆与所述第七附加FET的栅极连接。0009 本发明的半导体
14、集成装置中的逆变器，其输出使输入信号的电平反转的信号，该逆变器具有：一对第一FET，分别具有第一导电型的沟道，并且一个第一FET的漏极和另一个第一FET的源极在第一连接点上相互连接，且各自的栅极彼此在输入点上连接，在所述一个第一FET的源极上施加有第一电位，且所述另一个第一FET的漏极与输出点连接；一对第二FET，相互具有第二导电型的沟道，并且一个第二FET的漏极和另一个第二FET的源极在第二连接点上相互连接，且各自的栅极彼此在所述输入点上相互连接，在所述一个第二FET的源极上施加有第二电位，且所述另一个第二FET的漏极与所述输出点连接；第一附加FET，其在所述输出点处于所述第二电位的状态时，
15、将所述第二电位施加到所述第一连接点；第二附加FET，其向所述第一附加FET供给所述第二电位；第三附加FET，其源极上施加有所述第一电位，且其漏极与所述第二附加FET的栅极连接；第四附加FET，其源极上施加有所述第二电位，且其栅极以及漏极皆与所述第三附加FET的栅极连接；0010 第五附加FET，其在所述输出点处于所述第一电位的状态时，将所述第一电位施加到所述第二连接点；第六附加FET，其向所述第五附加FET供给所述第一电位；第七附加FET，其源极上施加有所述第二电位，且其漏极与所述第六附加FET的栅极连接；以及第八附加FET，其源极上施加有所述第一电位，且其栅极以及漏极皆与所述第七附加FET的
16、栅极连接。0011 在本发明中，在为了使逆变器具有滞后特性，而在其输出处于高电位时对逆变器的低电位部施加电源电位，而在输出处于低电位时对逆变器的高电位部施加接地电位之际，为了抑制延迟时间的变动，设置了作为上述的电源电位或者接地电位的供给源的晶体管。此时，为了使这样的晶体管总是处于导通状态，而并非直接对该晶体管的栅极端子施加电源电位或者接地电位，而是经由两级晶体管来施加电源电位或者接地电位。从而，即使在发生静电放电的情况下，也不存在作为电源电位或者接地电位的供给源的晶体管被破坏的担心。而且，为了使逆变器具有滞后特性而对其高电位部以及低电位部分别施加电源电位、接地电位时，由于在电路内没有直流电流流过，因此能够实现低耗电化。附图说明0012 图1是显示根据本发明的延迟电路的结构的电路图。0013 图2是显示图1中延迟电路所包含的逆变器单体的延迟特性的时序图。0014 图3是显示图1所示的延迟电路的延迟动作的时序图。0015 图4是显示各环境温度(高温、低温)下的逆
