白中英计算机组成原理第3章-内部存储器.

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1、第三章 内部存储器,2018年12月17日星期一,2,目录,3.1 存储器概述 （理解） 3.2 SRAM存储器 （理解） 3.3 DRAM存储器 （掌握） 3.4 只读存储器和闪速存储器 （理解） 3.5 并行存储器 （理解） 3.6 CACHE存储器 （掌握）,2018年12月17日星期一,3,学习要求,理解存储系统的基本概念 熟悉主存的主要技术指标 掌握主存储器与CPU的连接方法 理解Cache的基本概念及工作原理 掌握Cache-主存地址映射方法,2018年12月17日星期一,4,3.1 存储器概述,3.1.1 存储器分类 3.1.2 存储器的分级结构 3.1.3 存储器的技术指标,2

2、018年12月17日星期一,5,3.1.1 存储器分类（1/3）,按存储介质分 半导体存储器：用半导体器件(MOS管)组成的存储器； 磁表面存储器：用磁性材料(磁化作用)做成的存储器； 光盘存储器：用光介质(光学性质)构成的存储器； 按存取方式分 随机存储器：存取时间和存储单元的物理位置无关； 顺序存储器：存取时间和存储单元的物理位置有关； 半顺序存储器：存取时间部分地依赖于存储单元的物理位置；,系统主存、Cache,软盘硬盘磁带,光盘,半导体存储器,磁带,磁盘存储器,2018年12月17日星期一,6,3.1.1 存储器分类（2/3）,按存储内容可变性分 只读存储器(ROM) 只能读出而不能写

3、入的半导体存储器； 随机读写存储器(RAM)： 既能读出又能写入的半导体存储器； 按信息易失性分 易失性存储器：断电后信息即消失的存储器； 非易失性存储器：断电后仍能保存信息的存储器；,半导体存储器,半导体存储器,磁盘光盘,2018年12月17日星期一,7,3.1.1 存储器分类（3/3）,按在计算机系统中的作用分 主存储器 能够被CPU直接访问，速度较快，用于保存系统当前运行所需的所有程序和数据； 辅助存储器 不能被CPU直接访问，速度较慢，用于保存系统中的所有的程序和数据； 高速缓冲存储器（Cache） 能够被CPU直接访问，速度快，用于保存系统当前运行中频繁使用的程序和数据； 控制存储器

4、 CPU内部的存储单元。,半导体存储器,磁盘、光盘存储器,半导体存储器,半导体存储器,2018年12月17日星期一,8,3.1.2 存储器的分级结构,动画演示： 3-1.swf,2018年12月17日星期一,9,缓存主存层次,主存辅存层次,3.1.2 存储器的分级结构（1/2）,系统对存储器的要求：大容量、高速度、低成本 三级存储系统结构,1、加上cache的目的为提高速度,2、内存包括cache和主存,1、降低了成本，扩大了容量,2、虚存系统包括主存和辅存,在CPU看来，容量相当于辅存容量，速度相当于CACHE速度。,2018年12月17日星期一,10,3.1.2 存储器的分级结构（2/2）

5、,存储器分级结构中应解决的问题： 当需从辅存中寻找指定内容调入主存时，如何准确定位？ 依靠相应的辅助软硬件。 当CPU访问cache，而待访问内容不在cache中时，应如何处理？ 从主存向cache中调入相应内容。 以上过程均由操作系统管理。,2018年12月17日星期一,11,3.1.3 主存储器的技术指标存储容量,存储容量：指存储器能存放二进制代码的总数。 存储容量=存储单元个数存储字长 用ab表示 存储容量=存储单元个数存储字长/8 单位为B（字节） 要求： 已知存储容量，能计算出该存储器的地址线和数据线的根数。 例如 某机存储容量为 2K16，则该系统所需的地址线为 根，数据线位数为

6、根。,11,16,2018年12月17日星期一,12,3.1.3 主存储器的技术指标存储速度,存取时间(访问时间) 从启动一次访问操作到完成该操作为止所经历的时间； 以ns为单位，存取时间又分读出时间、写入时间两种。 存取周期 存储器连续启动两次独立的访问操作所需的最小间隔时间。 以ns为单位，存取周期=存取时间+复原时间。 存储器带宽 每秒从存储器进出信息的最大数量； 单位为位/秒或者字节/秒。,2018年12月17日星期一,13,求存储器带宽的例子,设某存储系统的存取周期为500ns，每个存取周期可访问16位，则该存储器的带宽是多少？ 存储带宽= 每周期的信息量 / 周期时长 = 16位/

7、(500 10-9)秒 = 3.2 107 位/秒 = 32 106 位/秒 = 32M位/秒,2018年12月17日星期一,14,3.2 SRAM存储器,3.2.0 主存储器的构成 3.2.1 基本的静态存储元阵列 3.2.2 基本的SRAM逻辑结构 3.2.3 读/写周期波形图,2018年12月17日星期一,15,3.2.0 主存储器的构成,静态RAM（SRAM） 由MOS电路构成的双稳触发器保存二进制信息； 优点：访问速度快，只要不掉电可以永久保存信息； 缺点：集成度低，功耗大，价格高； 动态RAM（DRAM） 由MOS电路中的栅极电容保存二进制信息； 优点：集成度高，功耗约为SRAM的

8、1/6，价格低； 缺点：访问速度慢，电容的放电作用会使信息丢失，要长期保存数据必须定期刷新存储单元； 主要种类有：SDRAM、DDR SDRAM,主要用于构成Cache,主要用于构成系统主存,2018年12月17日星期一,16,主存和CPU的联系,2018年12月17日星期一,17,基本存储元 6个MOS管形成一位存储元； 非易失性的存储元 644位的SRAM结构图 存储体排列成存储元阵列，不一定以存储单元形式组织； 芯片封装后，3种外部信号线 地址线：2n个单元，对应有n根地址线； 地址信号经过译码电路，产生每个单元的字线选通信号； 数据线：每个单元m位，对应有m根数据线； 控制线：读写控制

9、信号 =1，为读操作； =0，为写操作；,3.2.1 基本的静态存储元阵列,动画演示： 3-2.swf,2018年12月17日星期一,18,六管SRAM存储元电路,位线/D,位线D,2018年12月17日星期一,19,2018年12月17日星期一,20,译码驱动方式 方法1：单译码 被选单元由字线直接选定； 适用容量较小的存储芯片。 方法2：双译码 被选单元由X、Y两个方向的地址决定。,3.2.2 基本SRAM存储器逻辑结构,动画演示： 双地址译码器.swf,2018年12月17日星期一,21,SRAM存储器的组成（1/2）,存储体 存储单元的集合，按位将各存储元组织成一个存储矩阵； 大容量存

10、储器中，通常用双译码方式来选择存储单元。 地址译码器 将CPU发出的地址信息转换成存储元选通信号的电路。 译码驱动器 X选择线上用于增强驱动能力的电路。 I/O电路 一般包括读写电路和放大电路。,2018年12月17日星期一,22,SRAM存储器的组成（2/2）,片选 用于决定当前芯片是否被CPU选中，进行访问。 读/写控制电路 决定对选中存储单元所要进行访问的类型(读/写)。 输出驱动电路 增强数据总线的驱动能力。,2018年12月17日星期一,23,SRAM存储器的逻辑结构简图,2018年12月17日星期一,24,32K8位的SRAM逻辑结构图,动画演示： 3-3.swf,X方向： 8根地

11、址线 输出选中256行,Y方向： 7根地址线 输出选中128列,读写、选通控制,三维存储阵列结构,2018年12月17日星期一,25,Intel 2114静态RAM芯片是1K4的存储器 外部结构 地址总线10根（A0A9） 数据总线4根（D0D3） 片选信号/CS，写允许信号/WE 0写，1读 内部存储矩阵结构 6464方阵，共有4096个六管存储元电路； 采用双译码方式 A3A8（6根）用于行译码64行选择线; A0A2,A9用于列译码16条列选择线; 每条列选择线同时接4个存储元（共164=64列）,静态RAM芯片举例Intel 2114,2018年12月17日星期一,26,2114逻辑结

12、构图,2018年12月17日星期一,27,3.2.3 读、写周期波形图,存储器读/写的原则 读/写信号要在地址和片选均起作用，并经过一段时间后有效； 读写信号有效期间不允许地址、数据发生变化； 地址、数据要维持整个周期内有效； 读周期时间（tRC）、写周期时间（tWC） 存储器进行两次连续的读/写操作所必须的间隔时间； 大于实际的读出/写入时间；,2018年12月17日星期一,28,SRAM存储器的读周期,读周期操作过程 CPU发出有效的地址信号 译码电路延迟产生有效的片选信号 在读信号控制下，从存储单元中读出数据 各控制信号撤销（地址信号稍晚），数据维持一段时间 读出时间（tAQ） 从地址有

13、效到外部数据总线上的数据信息稳定所经历的时间 片选有效时间（tEQ）、读控制有效时间（tGQ） 片选信号、读控制信号所需要维持的最短时间，二者相等； 从地址译码后，到数据稳定的时间间隔；,存储器的读周期时序,2018年12月17日星期一,29,2018年12月17日星期一,30,SRAM存储器的写周期,写周期操作过程 CPU发出有效的地址信号，并提供所要写入的数据 译码电路延迟产生有效的片选信号 在写信号控制下，将数据写入存储单元中 各控制信号撤销（地址信号稍晚），数据维持一段时间 写入时间（tWD） 地址控制信号稳定后，到数据写入存储器所经历的时间； 维持时间（thD） 读控制信号失效后的数

14、据维持时间；,存储器的写周期时序,2018年12月17日星期一,31,2018年12月17日星期一,32,课本P70【例1】 下图是SRAM的写入时序图。R/W是读/写命令控制线，当R/W线为低电平时，存储器按给定地址把数据线上的数据写入存储器。请指出下图写入时序中的错误，并画出正确的写入时序图。,R/W#信号必须在地址和数据稳定时有效,一个写周期中地址不允许改变,一个写操作中数据不允许改变,2018年12月17日星期一,33,正确的SRAM的写入时序图,2018年12月17日星期一,34,3.3 DRAM存储器,动态RAM（DRAM） 因为该存储器必须定时刷新，才能维持其中的信息不变； DR

15、AM的存储元 由MOS晶体管和电容组成的记忆电路； 电容上的电量来表现存储的信息； 充电1，放电0。 结构形式 四管存储元 单管存储元,2018年12月17日星期一,35,四管存储元,单管存储元,2018年12月17日星期一,36,3.3.1 DRAM存储元的记忆原理,1. 读出时位线有电流 为 “1”,2. 写入时CS 充电为 “1” 放电 为 “0”,T,无电流,有电流,动画演示： 3-6.swf,2018年12月17日星期一,37,3.3.2 DRAM芯片的逻辑结构,外部地址引脚比SRAM减少一半; 送地址信息时，分行地址和列地址分别传送； 内部结构：比SRAM复杂 刷新电路：用于存储元

16、的信息刷新； 行、列地址锁存器：用于保存完整的地址信息； 行选通信号 （Row Address Strobe） 列选通信号 （Columns Address Strobe） DRAM的读写周期 与SRAM的读写周期相似，只是地址总线上的信号有所不同； 在同一个读写周期内发生变化，分别为行地址、列地址；,存储芯片集成度高，体积小,2018年12月17日星期一,38,DRAM控制电路的构成,地址多路开关 刷新时需要提供刷新地址，非刷新时需提供读写地址； 刷新定时器 间隔固定的时间提供一次刷新请求； 刷新地址计数器 刷新按行进行，用于提供对所要刷新的行进行计数； 仲裁电路 对同时产生的来自CPU的访问存储器的请求和来自刷新定时器的刷新请求的优先权进行裁定； 定时发生器 提供行地址选通/RAS、列地址选通/CAS和写信号/WE。,动画演示：3-7.swf,2018年12月17日星期一,39,写时序,数据