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1、第5章 基本逻辑电路的VHDL设计,【学习目标】通过本章学习应掌握组合逻辑电路设计，主要有基本门电路、编码器、译码器、加法器、三态输出电路等组合逻辑电路设计技术；时序逻辑电路设计，主要有触发器、移位寄存器、计数器等时序逻辑电路设计技术；状态机基本概念、状态机设计流程、一般有限状态机的VHDL设计、Moore型有限状态机设计、Mealy型有限状态机设计、有限状态机的编码等。,5.1 组合逻辑电路设计,5.1.1 基本门电路设计1与非门电路与非门电路包括二输入与非门、三输入与非门、四输入与非门和多输入与非门等。下面介绍二输入与非门电路的设计方法，其他的设计方法与二输入与非门的设计方法类似，在这里不
2、作更多论述。二输入与非门电路的逻辑方程式为Y= ,逻辑真值表见表5.1，二输入与非门的电路符号如图5.1所示,表5.1 二输入与非门的真值表,图5.1 二输入与非门的电路符号,5.1 组合逻辑电路设计,5.1.1 基本门电路设计1与非门电路 （1）VHDL设计方法 二输入与非门电路的逻辑真值表见表5.1，二输入与非门的电路符号如图5.1所示。,5.1.1 基本门电路设计1与非门电路 （1）VHDL设计方法 【例5.1】二输入与非门的VHDL描述方法一： LIBRARY ieee; USE ieee.STD_LOGIC_1164.ALL; ENTITY nand_2 IS PORT (a, b:
3、 IN STD_LOGIC;y: OUT STD_LOGIC); END; ARCHITECTURE one OF nand_2 ISBEGINy=a nand b; END;,5.1 组合逻辑电路设计,5.1.1 基本门电路设计1与非门电路 （1）VHDL设计方法 【例5.2】二输入与非门的VHDL描述方法二： LIBRARY ieee; USE ieee.STD_LOGIC_1164.ALL; ENTITY nand_2 ISPORT (a, b: IN STD_LOGIC;y: OUT STD_LOGIC); END; ARCHITECTURE one OF nand_2 ISSIGNA
4、L ab: STD_LOGIC_VECTOR (1 DOWNTO 0); BEGINaby” 相当于THEN或于是 when “01“=yyyy=null; end case; end process; end;,5.1 组合逻辑电路设计,（a） 用nand实现的二输入 与非门的RTL电路,（b）用 case语句实现的二输入 与非门的RTL电路,图5.2 二输入与非门RTL电路,5.1 组合逻辑电路设计,5.1.1 基本门电路设计1与非门电路 （1）VHDL设计方法,二输入与非门的功能仿真结果如图5.3所示，观察波形可知，输入为a与b，输出为y，且其逻辑关系满足二输入与非门真值表的要求。,图5
5、.3 二输入与非门的功能仿真图,5.1 组合逻辑电路设计,5.1.1 基本门电路设计1与非门电路 （2）仿真结果,5.1.1 基本门电路设计 2 基本逻辑门电路的VHDL描述 【例5.3】基本逻辑门电路的VHDL描述 LIBRARY ieee; USE ieee.STD_LOGIC_1164.ALL; ENTITY gate IS PORT (a, b: IN STD_LOGIC;y1，y2,y3,y4,y5,y6: OUT STD_LOGIC); END; ARCHITECTURE one OF gate ISBEGINy1=a and b; -构成与门y2=a or b; -构成或门y3=
6、 not a ; -构成非门y4=a nand b; -构成与非门 y5=a nor b; -构成异或门 y6yyyyyyyyy=“000“;end case;end process;end process;end;,5.1 组合逻辑电路设计,5.1.2 编码器设计 1. 8线-3线编码器的VHDL描述,本例中，运用了case语句完成了编码器内部逻辑结构设计，其RTL电路图如图5.4所示。,图5.4 8线-3线编码器的RTL电路图,5.1 组合逻辑电路设计,5.1.2 编码器设计 1. 8线-3线编码器的VHDL描述,2. 8线-3线编码器的功能仿真 8线-3线编码器的功能仿真结果如图5.5所
7、示。,图5.5 8线-3线编码器功能仿真波形图,5.1 组合逻辑电路设计,5.1.2 编码器设计,5.1.3 译码器设计译码是编码的逆过程，它的功能是将具有特定含义的二进制码进行辨别，并转换成控制信号。具有译码功能的逻辑电路称为译码器。,5.1 组合逻辑电路设计,5.1.3 译码器设计 1. 2线- 4线译码器,2线-4线译码器的真值表见表5.3所示。,表5.3 2线-4线译码器的真值表,5.1 组合逻辑电路设计,（1）2线-4线译码器的VHDL设计 library ieee; -【例5.5】 2线-4线译码器的VHDL代码 use ieee.std_logic_1164.all; use i
8、eee.std_logic_unsigned.all; entity decode_24 is port (a: in std_logic_vector(1 downto 0);z: out std_logic_vector(3 downto 0); end ; architecture str of decode_24 is Begin with a select z LED LED LED LED LED LED LED LED LED LED LED LED LED LED LED LED NULL ; END CASE;END PROCESS;END;,5.1 组合逻辑电路设计,5.1
9、.3 译码器设计 2. 7段数码显示译码器设计,例5.6中输出信号LED 的7位分别接数码管的7个段，高位在左，低位在右。例如当LED输出为“1101111”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、1、1；接有高电平的段点亮，低电平的段不亮，于是数码管显示“9”，其功能仿真如图5.8所示。,图5.8 7段数码显示译码电路功能仿真波形,5.1 组合逻辑电路设计,5.1.3 译码器设计 2. 7段数码显示译码器设计,5.1.4 加法器设计 1.四位二进制全加器的VHDL,5.1 组合逻辑电路设计,【例5.7】 四位二进制全加器的VHDL描述LIBRARY ieee;
10、USE ieee.STD_LOGIC_1164.ALL;USE ieee.STD_LOGIC_unsigned.ALL;ENTITY adder_4bit ISPORT (a, b: IN STD_LOGIC_VECTOR(3 DOWNTO 0);ci: IN STD_LOGIC;s: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);co: OUT STD_LOGIC); END;ARCHITECTURE one OF adder_4bit ISSIGNAL temp: STD_LOGIC_VECTOR (4 DOWNTO 0);BEGINtemp=(0,图5.9 4位二进制
11、全加器的RTL电路图,5.1 组合逻辑电路设计,5.1.4 加法器设计,2 4位全加器的仿真结果例5.7中的4位全加器的功能仿真结果如图5-10所示,其时序仿真结果如图5-17所示。从波形中可以看出， 当a、b和ci取不同的值时，执行a+b+ci操作后，和数s与进位co均满足4位全加器的逻辑功能要求。,5.10 4位二进制全加器的功能仿真结果,5.1 组合逻辑电路设计,5.1.4 加法器设计,5.1.5 三态门与双向缓冲电路设计三态门，是指逻辑门的输出除有高、低电平两种状态外，还有第三种状态高阻状态的门电路，高阻态相当于隔断状态。三态门都有一个EN为控制使能端，来控制门电路的通断。具备这三种状态的器件就叫做三态(门、总线、.)。VHDL设计中，如果用STD_LOGIC数据类型的Z对一个变量赋值，即会引入三态门,并在使能信号的控制下可使其输出呈高阻态，这等效于使三态门禁止输出。,
