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1、1 电工电子综合实验（电工电子综合实验（IIII） 实验报告实验报告 电子计时器电路设计电子计时器电路设计 班级班级： 学号：学号： 姓名：姓名： 指导老师：指导老师： 2 目录目录 一、 实验目的3 二、 实验要求3 三、 实验内容3 四、 实验器件4 五、 元器件引脚图及功能表4 六、 实验原理9 1. 总电路工作原理简介9 2.分电路原理及设计过程10 （1）脉冲发生电路10 （2）计时电路11 （3）译码显示电路12 （4）校分电路13 （5）清零电路15 （6）整点报时电路16 七、 实验总逻辑电路图17 八、 电子计时器引脚接线图18 九、 创新设计及实验总结19 3 一、实验目的
2、一、实验目的 1.掌握电子计时器电路的工作原理和设计方法 2.学会把整体电路模块单元化， 掌握单元电路间的模块组合设计 3.在实验室对设计的电路进行检验， 并提高相应的动手实践能力 二二、实验要求、实验要求 本实验要求设计一个多功能电子数字计时器，可以完成 00 分 00秒至 59 分 59 秒的计时功能，并同时具有具有清零、快速校分、整点报时等功能。本实验设计采用中小集成电路实现，通过芯片各种不同数字逻辑功能的组合完成上述多功能电子数字计时器的设计。 实验要求设计正确、布局合理、排线整齐、功能齐全。 三、三、实验内容实验内容 1. 应用CD4511BCD码译码器LED双字共阴显示器300限流
3、电阻设计安装调试四位 BCD 译码显示电路实现译码显示功能。 2. 应用NE555时基电路、 3K、 1K电阻、 0.047uF电容和CD4040计数分频器设计，安装，调试秒脉冲发生器电路（输出四种矩形波频率 f1=1HZ f2=2HZ f3500Hz f41000Hz） 。 3. 应用 CD4518BCD 码计数器、门电路，设计、安装、实现 0000-5959时钟加法计数器电路。 4. 应用门电路，触发器电路设计，安装，调试校分电路且实现校分时停秒功能（校分时 f2=2Hz） 。设计安装任意时刻清零电路。 5. 应用门电路设计、 安装、 调试报时电路 5953， 5955，5957低声报时（
4、频率 f3500Hz）,5959高声报时（频率 f44 1000Hz） 。整点报时电路。 6.联接试验内容 1.5.各项功能电路，实现电子计时器整点计时报时、校分、清零电路功能。 四、四、实验器件实验器件 五、元器件引脚图及功能表五、元器件引脚图及功能表 1. 74LS00 （2 输入与非门） 图 1. 74LS00 引脚布局图 名称 型号 数量 2 输入与非门 74LS00 3 片 4 输入与门 74LS21 2 片 4 输入与非门 74LS20 1 片 D 触发器 74LS74 1 片 BCD 码十进制计数器 CD4518 2 片 译码器 CD4511 4 片 分频器 CD4040 1 片
5、 多谐振荡器 NE555 1 片 电容 0.047uF 1 个 电阻 1K 1 个 3K 1 个 300 28 个 LED 双字共阴显示器 共阴极（5V） 2 个 剥线钳 1 个 万用表 1 个 面包板 1 个 导线 若干 5 表 1. 74LS00 逻辑功能表 输入 输出 A B Q 0 0 1 0 1 1 1 0 1 1 1 0 2. 74LS21 （4 输入与门） 图 2. 74LS21 引脚布局图 表 2. 74S21 逻辑功能表 输入 输出 A B C D Q 0 X X X 0 X 0 X X 0 X X 0 X 0 X X X 0 0 1 1 1 1 1 3. 74LS20 （4
6、 输入与非门） 图 3. 74LS20 引脚布局图 6 表 3. 74S20 逻辑功能表 输入 输出 A B C D Q 0 X X X 1 X 0 X X 1 X X 0 X 1 X X X 0 1 1 1 1 1 0 4. 74LS74（D 触发器） 图 4. 74LS74 引脚布局图 表 4. 74LS74 逻辑功能表 输入 输出 功能 CP DR DS D Q1N1NQ 清零 X 0 1 X 0 1 置“1” X 1 0 X 1 0 送“0” 1 1 0 O 1 送“1” 1 1 1 1 0 保持 O 1 1 X 保持 不允许 X 0 0 X 不确定 7 5. CD4518（BCD 码
7、十进制计数器） 图 5. CD4518 引脚布局图 表 5. CD4518 逻辑功能表 功能 输入 输出 CR CP EN QD QC QB QA 清零 1 0 0 0 0 计数 0 1 BCD 码加法计数 保持 0 0 保持 计数 0 0 BCD 码加法计数 保持 0 1 保持 6. CD4511(译码器) 图 6. CD4511 引脚布局图 表 6. CD4511 逻辑功能表 功能 输入 输出 LT BI LE D C B A a b c d e f g 试灯 0 X X X X X X 1 1 1 1 1 1 1 消隐 1 0 X 0 0 0 0 0 0 0 0 0 0 0 锁存 1 1
8、 1 X X X X 原态不变 译码 1 1 0 BCD 码 正确译码 错码 1 1 0 1001 错误或消隐 U3 CD45181CP1EN1Qa1Qb1Qc1Qd1CrVss2CP2EN2Qa2Qb2Qc2Qd2CrVddU4 CD4511BCLIBILEDAVsse1d1c1b1a1g1f1Vdd8 7. CD4040(分频器) 图 7. CD4040 引脚布局图 CD4040 逻辑功能说明： CD4040 是一种常用的 12 分频集成电路。当在输入端 CP 输入某一频率的方波信号时， 其 12 个输出端(Q1,Q2,Q12)的输出信号分别为该输入信号频率的 2-12-12，在电路中利用
9、其与 NE555 组合构成脉冲发生电路。(V DD为电源输入端，VSS为接地端，CP 端为输入端,CR 为清零端，Q1Q12为输出端，其输出信号频率分别为输入信号频率的 2-12-12。) 8. NE555(多谐振荡器) 图 8. CD4040 引脚布局图 表 7. CD4511 逻辑功能表 DR（引脚 4） Vi1(引脚 6) Vi2(引脚 6) VO(引脚 3) 0 X X 0 1 2/3VCC 1/3VCC 0 1 2/3VCC 1/3VCC 1 1 2/3VCC 1/3VCC 不变 9 9. LED 双字共阴显示器 图 9. LED 双字共阴显示器引脚布局图 LED 双字共阴显示器逻辑
10、功能说明： 当 a b c d e f 引脚中某些引脚有高电平输入时了，显示器中与其字母相对应的显像管便会发亮。 六六. .实验原理实验原理 1.1. 总电路工作原理简介总电路工作原理简介 电子计时器是由六十分钟计数电路，译码显示电路，脉冲发生电路，快速校分电路，任意清零电路，整点报时电路等部分组成，具体的原理总框图如下图所示： 图 10.电子计时器电路框图 10 电路中由多谐振荡器产生稳定的高频脉冲信号， 再经分频器分别输出f1=1HZ,f2=2HZ，f3500HZ,f41000HZ的标准秒脉冲，分别作为数字钟各模块功能的时间基准。在六十分钟计数器模块部分，秒计数器（f1=1HZ）记满60后
11、向分计数器进位，计数器的输出经译码器送至显示器。当计时器出现误差时，可以用校分电路进行快速校分（f2=2HZ）。当需要计时器重新开始计数时，可以启用任意时刻清零电路， 计时器重新归零。 同时该电路还具有整点报时功能： 分别在5953，5955，5957低声报时（频率f3500Hz）,5959高声报时（频率f41000Hz） ，符合现实计数时钟的功能要求。 2.2.分电路原理及设计过程分电路原理及设计过程 （1 1）脉冲发生电路）脉冲发生电路 脉冲发生电路为计时电路提供计数脉冲， 该电路可由 f0212Hz石英晶体振荡器（NE555）和 12 位二进制串行分频器(CD4040)构成实现。该电路通
12、过选取合适的外设电阻（R1=1K，R2=3K）与电容（C=0.047uF）,在 NE555 输出管脚0V处便产生频率为 f0=122Hz 的方波（频率 f0=212Hz 的推导过程： 120.695(RR )KT 2T0.695KR CTKKTT 12101.443/(R2R )CfT1Hz） 。 由于 CD4040 的最大分频系数是 212,则 Q 111Hz，即可以从 Q10管脚输出 f1=1Hz 的脉冲信号,作为计时器的计时信号；从 Q10管脚输出 f2=2Hz 的脉冲信号，作为校分电路的校分信号；分别从2Q、1Q管脚输出 f3=500Hz,f4=1000Hz 的脉冲信号，作为报时电路的
13、报时信号。其电路的逻辑图如下所示： 11 图 11.脉冲发生电路逻辑图 （2 2）计时电路）计时电路 计时电路中的计数器，可以采用两片集成的BCD码十进制计数器（CD4518）及少量与非门（74LS00）实现（由于multisim12仿真软件的器件库中只有BD4518芯片，所以以下电路图中CD4518均用BD4518代替）。计时电路是本实验中非常关键的一部分，由分十位计数器、分个位计数器、秒十位计数器、秒个位计数器构成,分别对应下图中的U4A、 U3A、 U2A、 U1A。 把U1的EN1端与由CD4040所输出的频率为f1=1Hz的方波信号相连，每当时钟信号出现下降沿则计数器加1，作为秒个位
14、的计数时钟。 在此使用EN端为时钟信号控制端而不用CP端是因为在集成电路内部，CP端比EN端多通过一个非门，因此若通过CP端接入时钟信号则会因为此非门的存在而增加延时，从而出现误差。接通时钟信号后，输出端引脚1111DCBAQ Q Q Q开始计数,当输出为1001时对秒十位进位，此时需要给控制秒十位计数的集成电路的2EN端一个下降沿。考虑到当且仅当输出由1001变为0000时，1DQ端出现下降沿，于是直12 接将1DQ端作为秒十位计数器的输入时钟信号。考虑到CD4518的清零是异步清零，在接收到第6个下降沿信号后，秒十位输出端将由0101变为0110。此时，需要对其进行清零。同时考虑电路清零模块，使用两个与非门（图中空置的输入端为清零输入端） 。当22CBQQ端同时输出1或者清零端输入0时秒十位被清零。 同时考虑当且仅当秒十位输出由0101经过短暂的0110变为0000时2cQ端输出一个下降沿，于是直接将2cQ端作为分个位计数器的3EN 端的输入时钟信号， 向分十位进位。分位其余部分的电路逻辑设计原理均与秒位相同。 其电路逻辑图如下所示： 图 12
