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1、第I卷: VLSI设计基础 基本的版图与性能,晶体管 逻辑门 组合逻辑网络,第二章: 晶体管与版图,晶体管与制造 连线与过孔 版图设计规则与工具,2.1 晶体管与制造,MOS管的符号与特征 MOS管的制造与版图 MOS管的电参数与寄生参数 Spice电路模拟,MOS晶体管: 概念,P-衬底 npn, nMOS 电极: 栅极G(Gate)、源极S(Source)、漏极D(Drain),0.25um MOS晶体管 (Bell 实验室),多晶硅,硅化合物 (降低阻抗),源/漏,栅氧化层,MOS晶体管类型与符号+,MOS, Metal-Oxide-Semiconductor Field Effect
2、Transistor金属氧化物半导体场效应晶体管 增强型: Vgs=0时，没有沟道(反型层)。 耗尽型: Vgs=0, 有沟道。,pMOS管的源极接电源 nMOS管的源极接地 p-衬底接地 n-衬底接电源,制造服务,教育型服务MPW(Multi-Project Wafer) 美国: MOSIS 欧洲: EuroPractice 台湾: CIC 日本: VDEC 代工厂Foundry = 可雇佣的生产线 今天，代工厂提供了主要的产能,制造过程,集成电路在硅衬底上制造 一些结构通过扩散置入衬底 其它结构在衬底上面制造 一些衬底区域被掺杂成为p型或n型区域(符号n+表示重度掺杂) 连线通过多晶硅(p
3、oly)，或多层的金属(metal, 铝、铜)实现 SiO2绝缘保护,光刻,通过光敏材料光刻胶，photoresist，掩膜图形被印在圆片上:,制造步骤,首先将阱（MOS管真正的衬底） p-阱与n-阱(Tub, or Well)放置在经一定掺杂形成的衬底上，准备形成pMOS与nMOS管:,p阱,n阱,衬底,制造步骤，继续,在扩散前形成多晶硅图案（栅）:,p阱,n阱,多晶硅,多晶硅,栅氧化层,制造步骤，继续,形成扩散区，并是自对准的:,p阱,n阱,多晶硅,多晶硅,n+,n+,p+,p+,制造步骤，继续,开始增加金属层(多层):,p阱,n阱,多晶硅,多晶硅,n+,n+,p+,p+,金属1,金属1,
4、过孔,晶体管版图,nMOS管(阱大小可以变化):,w,L,晶体管的寄生参数,栅与衬底之间，以及栅与源、漏极之间的寄生参数 源、漏区间的寄生电容与电阻,源,漏,交迭,晶体管的寄生参数，继续,栅电容Cg由MOS管的有效区面积(WL)决定。 栅与源、漏极间的交迭电容Cgs、Cgd，由源/栅间与漏/栅间的交迭长度决定以及W，与MOS管的L的无关 Cgs = Col W Cgs也被称作栅/衬底间的交迭电容通常源与衬底相连,晶体管的寄生参数，继续,源/漏间具有重要的电容、电阻。 通过类似扩散区连线的方式计算 源/漏间的电容、电阻可能包括在Spice模型中，而不是采用分离的寄生参数表示,闩锁效应与衬底调制效
5、应,闩锁效应 CMOS集成电路具有寄生的可控硅整流器(Silicon-Controlled Rectifiers(SCR) 上电时，可控硅整流器会导通，产生一个电源到地的低阻抗通路，较大的电流会损坏芯片 是早期的CMOS问题，可以通过安排合理的电路与版图结构来解决 衬底调制效应 由于源极与衬底之间加有电压差而导致的阈值电压的变化，它对复杂门电路的速度有较大影响。,寄生的可控硅整流器结构,V,(c)I-V特性,闩锁效应的解决方案,使用阱结(Tub Tie)连接阱与电源轨(Power Rail) ，并且使用足够多的阱结以形成低阻抗连接。,金属1(VDD),氧化层,n-阱,衬底,阱结(Tub Tie
6、)版图,金属1(VDD),p-阱,p+,MOS管栅极电容,栅的基本结构是平板电容:,栅,衬底,SiO2,xox,Vg,+,-,平板电容公式: Cox = ox / xox ox硅的介电常数: ox = 3.46 x 10-13 F/cm2,阈值电压,阈值电压Vt的组成:Vt0由制造工艺决定的，并且是xox的线性函数 Vt是由衬底调制效应引起的，即在源与衬底间加有偏置电压。,电流-电压关系，亚阈值,(a) ID是VDS的函数。,nMOS增强型晶体管: W = 100um, L = 20um,是VGS的函数 (VDS=5V) 。,栅极电压与沟道-,栅,漏,源,电流,Id,Vds Vgs - Vt,
7、漏极电流特性,线性区 (Vds = Vgs - Vt): Id = 0.5k (W/L)(Vgs - Vt) 2 k是工艺跨导，正比于xox xox,0.5 m工艺跨导,MOSIS制造工艺: nMOS: kn = 73 A/V2 Vtn = 0.7 V pMOS: kp = 21 A/V2 Vtp = -0.8 V,通过晶体管的电流,使用0.5m工艺参数，并使W/L = 3/2。测量线性区与饱和区的边界。 Vgs = 2V: Id = 0.5k(W/L)(Vgs-Vt)2= 93 A Vgs = 5V: Id = 1 mA,泄漏电流与亚阈值电流-,多种情况使得主要的逻辑路径的电流泄漏 亚阈值电
8、流是一种特别重要的泄漏电流,现代的MOS晶体管,深亚微米时代(特征线宽约0.25um)的MOS管的特点: 圆片上先生成外延晶体层以制造高掺杂沟道 减少源/漏极的接触面积，降低电容 轻掺杂的漏极减少热电子效应(可能损坏漏极) 硅化合物多晶硅，进行扩散以减少阻抗,绝缘衬底硅(Silicon On Insulator, SOI)+,优点 密度更高不需阱 更快较低的栅/衬底电容 无闩锁效应等寄生参数问题,缺点 较昂贵 工艺不成熟 产量低,硅衬底,电路模拟,Spice等电路模拟器采用数字方法分析器件模型。克希荷夫(Kirchoff)定律决定了时域电路的行为。 数字方法可以使用更精密的模型，或非功能性的模
9、型如：表格驱动等。,Spice MOS管模型,Level 1: 基本晶体管公式，不是非常精确如前介绍的公式。 Level 2: 更精确一些的模型，如包含栅长有效沟道长度等。 Level 3: 经验模型。 Level 4 (BSIM): 高效的经验模型。 新的模型: level 28 (BSIM2), level 47 (BSIM3).,一些(部分)Spice模型参数,L, W:晶体管长、宽 KP:跨导，符号k GAMMA: 衬底调制效应系数 AS, AD: 源/漏面积 CJSW: 0偏置的边墙电容 CGBO: 0偏置的栅/衬底交迭电容,2.2 连线与过孔,金属迁移 寄生电容 趋肤效应,连线与过
10、孔,p-阱,栅,栅,n+,n+,金属1,金属3,金属2,过孔,关于过孔+,堆迭过孔与非堆迭过孔,金属迁移,金属线的电流容量限制取决于横截面，由于高度固定，宽带决定了电流容量限制。 金属迁移:当电流太大时，电子流推挤附近的金属颗粒。较高阻抗增加了金属迁移，导致金属线被破坏。,金属迁移问题与解决方案,在限制边界的线，在短时间的工作后会损坏，称早期损坏率。 正常的线宽带设计要求考虑容纳可能的最大的电流: Imax = 1.5 mA/um金属线宽度 主要使用于电源/地线(VDD/VSS),扩散线电容,电容由pn结(耗尽层)的形成，例如：n+底墙电容(Cox) 为0.6fF/um2 (0.5um工艺):
11、,n+ (ND),耗尽层,衬底 (NA),底墙电容,边墙电容,耗尽层电容-,0偏置的耗尽电容Cj0由制造工艺决定。 整个结电容是结电压与0偏置的耗尽电容Cj0的函数。,多晶硅/金属线电容,两种构成: 平板 面积 边缘 周长,平板,边缘,示例：寄生电容测量,n-扩散线: 底墙=2 fF，边墙=2 fF. 金属线: 平板=0.15 fF，边缘=0.72 fF.,3 m,0.75 m,1 m,1.5 m,2.5 m,金属耦合电容,金属线可以与同层的相邻的金属线或与上/下层的金属线耦合:,金属2,金属1,金属1,连线电阻,任意尺寸的正方形的电阻是常数:,趋肤效应+,在低频的情况下，绝大多数的铜导体的横
12、截面都载有电流。 当频率增加时，电流趋向导体的表面。 反向电动势Back EMFelectromotive force导致了导体内部的反向电流。 趋肤效应在GHz频率时非常重要。,趋肤效应，继续+,孤立的导体:,导体与地线:,低频,高频,低频,高频,趋肤深度-,趋肤深度在此深度下，电流降为表面电流的1/3 = 33%: 趋肤深度 d = 1/sqrt(p f m s) f = 信号频率 m = 磁导率 s = 连线电导率,阻抗效应-,连线低频阻抗: Rdc = 1/ (s wt), w宽度，t厚度 趋肤效应时的高频阻抗: Rhf = 1/(s(wt-(w-2d)(t-2d) 1/(2 s d
13、(w + t) 每单位长度的阻抗: Rac = sqrt(Rdc 2 + k Rhf 2) 典型的k = 1.2,d,2.3 版图设计规则与工具,为什么需要(版图)设计规则 棒图 版图设计工具,为什么需要(版图)设计规则,版图设计规则主要是为了使得IC的版图能够提供合理的产量。它主要由经验决定。 制造本身的限制 制造缺陷 可制造性设计,制造问题,光刻胶的收缩、撕裂 金属淀积的变化 温度变化 氧化层厚度变化 玷污或污染 批次的不同 圆片的各部分不同,这些变化导致了元件等制造问题！,晶体管的制造问题,阈值电压的变化: 氧化层厚度 离子注入 多晶硅的变化 源、漏扩散区与栅的交迭区变化 衬底的变化,连
14、线的制造问题,扩散区线: 掺杂浓度的变化电阻、电容的变化 多晶硅线、金属线: 高度、宽度的变化电阻、电容的变化 短路或开路:,氧化层的制造问题,高度的变化 缺乏平整度制造步骤被覆盖而导致器件图形层次缺失,金属1,金属2,金属2,过孔的制造问题,过孔没有完全穿通 过孔尺寸过小导致电阻过高 过孔太大导致短路,器件组织规则,必须将多晶硅与扩散区扩展至对方的边缘外、不应重合。否则的话，源/漏可能短路。,w,L,MOSIS SCMOS(Scalable CMOS)设计规则,每个制造厂商都有不同的规则与制造限制 此设计可以在较宽范围的工艺上等比伸缩 此设计可以支持多个厂商 此设计具有教学用途 因此，具有相
15、对的稳定性,与设计规则,是最小特征尺寸 在VLSI设计，描述是等比（缩小） 寄生参数通常不采用单位描述 与电源电压相同的逻辑电平，也可以通过描述,连线规则,金属3,6,金属2,3,金属1,3,n扩散,3,多晶硅,2,p扩散,3,晶体管规则,2,3,1,3,2,5,过孔规则,过孔类型：金属1层/扩散区，金属1层/多晶硅，金属1层/金属2层,4,1,4,2,金属3层过孔规则,类型：金属3层/金属2层 规则： 内切孔: 3 x 3 金属2层的外环: 1 最小过孔间距为: 3 与金属1层/金属2层过孔的最小间距: 2,阱结规则,4,1,(最小)间距规则,扩散区/扩散区: 3 多晶硅/多晶硅: 2 多晶硅/扩散区: 1 过孔/过孔 : 2 金属1/金属1 : 3 金属2/金属2: 4 金属3/金属3 : 4,负片特征规则,当使用负片掩模时，光刻胶可能流散,钝化层规则,在钝化层形成内孔 最小的绑定焊盘(Pad): 100m. 焊盘与钝化层切口的最小交迭区域为: 6 焊盘与无关的金属2/3的最小间距为: 30 焊盘与无关的金属1、多晶硅、晶体管栅极的最小间距为: 15,
