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1、1江 苏 科 技 大 学数字电子技术课程设计报告姓 名: 学 号: 学 院: 电子信息学院专 业: 电气工程及其自动化日 期: 2015 年 6 月 27 日2课题一课题一 数字电子钟数字电子钟任务任务：用文本法或图形法设计一个能显示时、分、秒的数字电子钟要求：1 设计由 20mhz 有源晶振电路产生标准信号的单元电路 2 时为 0023 二十四进制计数器，分、秒为 0059 六十进制计数器；3 能够显示出时、分、秒；4 具有清零，调节分钟的功能；5 模拟钟摆功能6 具有整点报时功能，整点报时的同时声响电路发出叫声；7 对时、分、秒单元电路进行仿真并纪录；8 选作部分：具有定时闹钟功能，可在任
2、意设定一时间，到时间自动提醒，通过声响电路发出叫声。分步模块设计如下分步模块设计如下: :1、 分频器 程序 module div(clk_20M,clk_1000,clk_100,clk_10,clk_1);input clk_20M;output reg clk_1000,clk_100,clk_10,clk_1;reg 15:0cnt1;reg 2:0cnt2,cnt3,cnt4;always (posedge clk_20M) /得到 1000Hz 的信号,并且占空比为50%beginif(cnt1=9999) begin cnt1=59)beginout=59)beginout=23
3、)out=2b10)cnt=9)cnt=4b0000;else cnt=cnt+1b1;endalways (cnt)begincase(cnt)4b0000:out_ZB=6b100000;4b0001:out_ZB=6b010000;4b0010:out_ZB=6b001000;4b0011:out_ZB=6b000100;4b0100:out_ZB=6b000010;4b0101:out_ZB=6b000001;4b0110:out_ZB=6b000010;4b0111:out_ZB=6b000100;4b1000:out_ZB=6b001000;4b1001:out_ZB=6b0100
4、00;default:out_ZB=6b000000;endcaseendendmodule7、 报时程序module ring(clk_1000,clk_100,out_s,out_m,out_ring);input clk_1000,clk_100,out_m;13input 1:0out_s;output reg out_ring;always ( out_s or out_m)beginif(out_s=2b10)beginout_ring=clk_100;endelse if(out_s=2b11) endelse out_ring=1b0;endendmodule 8、 顶层文件程
5、序module clock(clk_20M,mode,ctr,reset,out_ZB,out_ring,out_h_s,out_l_s,out_h_m,out_l_m,out_h_h,out_l_h,clk_10,clk_1,out_s);input clk_20M,mode,ctr,reset;wire 7:0out_h,out_m,out_s;output 5:0out_ZB;output 7:0out_s;output out_ring;wire c_s,c_m;output clk_10,clk_1;14wire clk_1000, clk_100,clk_10,clk_1;wire
6、 ctr_m,ctr_h;wire 1:0outs;wire outm;output 3:0out_h_s,out_l_s,out_h_m,out_l_m,out_h_h,out_l_h;div div(clk_20M,clk_1000,clk_100,clk_10,clk_1);count60 count60(clk,ctr,reset,out,full1,outs);count60f count60f(clk,ctr,reset,out,full2,outm);C24 C24(clk,ctr,reset,out);tiaojie tiaojie(mode,ctr,ctr_m,ctr_h);
7、Zhongbai Zhongbai(clk_10,out_ZB);ring ring(clk_1000,clk_100,outs,outm,out_ring);decode60 decode60(in,out_h,out_l);decode60 decode60s(in,out_h,out_1);decode24 decode24(in,out_h,out_l);endmodule仿真结果：仿真结果：设计总结：设计总结：将电路每个部分单元化，在顶层文件中调用相应原件从而实现总的设计。15课题二课题二 交通灯控制逻辑电路设计交通灯控制逻辑电路设计任务：任务：用 CPLD 设计路口交通灯控制器要求
8、：1 、满足如下时序要求：南北方向红灯亮，东西方向绿灯亮；南北方向绿灯亮，东西方向红灯亮；2 、每一方向的红（绿）黄灯总共维持 30 秒；3 、十字路口要有时间显示，具体为：当某一方向绿灯亮时，置显示器为 30 秒，然后以每秒减 1 计数方式工作，直至减到数为 4 秒时，绿灯熄灭，黄灯开始间隙闪耀 4 秒，减到 0 时，红绿灯交换，一次工作循环结束，进入下一步另一方向的工作循环；4 、红绿黄灯均采用发光二极管；5 、设计由晶振电路产生 1Hz 标准秒信号的单元电路 6 、要求对整体电路进行仿真，观察并纪录下仿真波形；7 、选作部分：可以手动调整和自动控制，夜间为黄灯闪耀；8 、选作部分：东西方
9、向或南北方向上的绿灯亮变为红灯亮，中间需插入黄灯闪耀 4 秒9、东西绿灯 30 秒，南北绿灯 40 秒。分步模块设计如下：分步模块设计如下： 1、 分频器程序module fenpinqi(clk,d,fout);input clk;input15:0d;output fout;reg fout,full;reg15:0cnt;always (posedge clk)begin16if(cnt=161b1)begincnt=d;full=1;endelsebegincnt=cnt+1;full=0;endendalways (posedge full)beginfout=fout;endend
10、module 2、 译码器 程序 module yimaqi(in,out0,out1);input4:0 in;output3:0out1,out0;reg3:0out1,out0;always(in)begincase(in)5b00000: begin out0=4b0000; out1=4b0000; end /00 5b00001: begin out0=4b0001;out1=4b0000; end /01175b00010: begin out0=4b0010; out1=4b0000; end /025b00011: beginout0=4b0011;out1=4b0000;
11、end /035b00100: begin out0=4b0100;out1=4b0000; end /045b00101: beginout0=4b0101;out1=4b0000; end /055b00110: begin out0=4b0110;out1=4b0000; end /065b00111: begin out0=4b0111;out1=4b0000; end /075b01000: begin out0=4b1000;out1=4b0000; end /085b01001: begin out0=4b1001;out1=4b0000; end /095b01010: beg
12、in out0=4b0000;out1=4b0001;end /105b01011: begin out0=4b0001; out1=4b0001; end /11 5b01100: begin out0=4b0010;out1=4b0001; end /125b01101: begin out0=4b0011; out1=4b0001; end /135b01110: beginout0=4b0100;out1=4b0001; end /145b01111: begin out0=4b0101;out1=4b0001; end /155b10000: begin18out0=4b0110;o
13、ut1=4b0001; end /165b10001: begin out0=4b0111;out1=4b0001; end /175b10010: begin out0=4b1000;out1=4b0001; end /185b10011: begin out0=4b1001;out1=4b0001; end /195b10100: begin out0=4b0000; out1=4b0010; end /20 5b10101: begin out0=4b0001;out1=4b0010; end /215b10110: begin out0=4b0010; out1=4b0010; end
14、 /225b10111: beginout0=4b0011;out1=4b0010; end /235b11000: begin out0=4b0100;out1=4b0010; end /245b11001: beginout0=4b0101;out1=4b0010; end /255b11010: begin out0=4b0110;out1=4b0010; end /265b11011: begin out0=4b0111;out1=4b0010; end /275b11100: begin out0=4b1000;out1=4b0010; end /285b11101: begin o
15、ut0=4b1001;out1=4b0010; end /295b11110: begin out0=4b0000;out1=4b0011;end /3019default: beginout0=4bz; out1=4bz; endendcaseendendmodule3、 顶层文件程序： module jtd(cp,reset,ewr,ewg,ewy,nsr,nsg,nsy,out_a,out_b,out_c,out_d);input cp,reset;output ewr,ewg,ewy,nsr,nsg,nsy;output 3:0out_a,out_b,out_c,out_d;reg ewr,ewg,ewy,nsr,nsg,nsy;reg4:0count1;reg4:0
