《计算机组成原理(第一次part_2_of_2)》由会员分享，可在线阅读，更多相关《计算机组成原理(第一次part_2_of_2)（161页珍藏版）》请在金锄头文库上搜索。
1、计算机组成原理课程重点与习题讲解 (第一次),厦门大学软件学院 曾文华 2012年5月21日,第2篇 计算机系统的硬件结构,第3章 系统总线,第4章 存储器,第5章 输入输出系统,第4章 存储器,4.1 概述,4.2 主存储器,4.3 高速缓冲存储器,4.4 辅助存储器,共88页,4.1 概 述,一、存储器分类（三种分类方法）,二、存储器的层次结构（缓存-主存-辅存）,一、存储器分类,1. 按存储介质分类,(1) 半导体存储器,(2) 磁表面存储器,(3) 磁芯存储器,(4) 光盘存储器,易失,TTL 、MOS,磁头、载磁体,硬磁材料、环状元件,激光、磁光材料,(1) 存取时间与物理地址无关（
2、随机访问）,顺序存取存储器 磁带,2. 按存取方式分类,(2) 存取时间与物理地址有关（串行访问）,随机存储器RAM,只读存储器ROM,直接存取存储器 磁盘,在程序的执行过程中可读可写,在程序的执行过程中只读,串行访问存储器,一、存储器分类,磁盘、磁带、光盘,高速缓冲存储器（Cache）,闪速存储器（闪存）Flash Memory,存 储 器,MROM,PROM,EPROM,EEPROM,静态 RAM,动态 RAM,3. 按在计算机中的作用分类,一、存储器分类,高,小,快,速度,容量,价格 位,1. 存储器三个主要特性的关系,二、存储器的层次结构,主机,2. 缓存 主存层次和主存 辅存层次,缓
3、存,主存,辅存,主存,虚拟存储器,10 ns,20 ns,200 ns,ms,虚地址,逻辑地址,实地址,物理地址,主存储器,（速度）,（容量）,主存和缓存之间的数据调动是由硬件自动完成的，对程序员是透明的,主存和辅存之间的数据调动是由硬件和操作系统共同完成的，对程序员是不透明的,二、存储器的层次结构,4.2 主存储器,一、概述,二、半导体存储芯片简介,三、随机存取存储器 ( RAM ),四、只读存储器（ROM）,五、存储器与 CPU 的连接,六、存储器的校验,七、提高访存速度的措施,一、概述,1. 主存的基本组成,MDR：memory data register 存储数据寄存器MAR：memo
4、ry address register 存储器地址寄存器,2. 主存和 CPU 的联系,CPU,主 存,数据总线,地址总线,一、概述,高位字节 地址为字地址,低位字节 地址为字地址,设地址线 24 根,按 字节 寻址,按 字 寻址,若字长为 16 位,按 字 寻址,若字长为 32 位,字地址,字节地址,8,4,0,字节地址,字地址,4,2,0,3. 主存中存储单元地址的分配,224 = 16 M,8 M,4 M,一、概述,(2) 存储速度,4. 主存的技术指标,(1) 存储容量,(3) 存储器的带宽,主存 存放二进制代码的总位数,读出时间 写入时间,存储器的 访问时间,存取时间,存取周期,读周
5、期 写周期,位/秒,MAT(Memory Access Time),存取周期为500ns、每个存取周期可访问16位，则带宽为32Mb/s,MCT(Memory Cycle Time),一、概述,提高存储器带宽的措施：,缩短存取周期(MCT) 增加存储字长，使每个存取周期可读/写更多的二进制位数 增加存储体,一、概述,芯片容量,二、半导体存储芯片简介,1. 半导体存储芯片的基本结构,1K4位,16K1位,8K8位,10,4,14,1,13,8,二、半导体存储芯片简介,1. 半导体存储芯片的基本结构（续）,片选线,读/写控制线,（低电平写 高电平读）,（允许读）,（允许写）,Chip Select
6、; Chip Enable,Output Enable; Write Enable,存储芯片片选线的作用,用 16K 1位 的存储芯片组成 64K 8位 的存储器,32片,4X8=32片,二、半导体存储芯片简介,2. 半导体存储芯片的译码驱动方式,(1) 线选法,16X8bit,二、半导体存储芯片简介,(2) 重合法,0,0,0,0,0,0,0,0,1024X1bit32X32=1024,2. 半导体存储芯片的译码驱动方式,二、半导体存储芯片简介,三、随机存取存储器 ( RAM ),1. 静态 RAM (SRAM),(1) 静态 RAM 基本电路,A 触发器非端,A 触发器原端,T1 T4,6
7、个MOS管组成,T1-T4构成触发器基本电路,(2) 静态 RAM 芯片举例,存储容量 1K4 位,1KX4=4096=64X64,三、随机存取存储器 ( RAM ),1. 静态 RAM (SRAM),(3) 静态 RAM (2114)读 时序,读周期,读时间,从片选有效到输出稳定的时间,从片选失效到输出高阻的时间,(4) 静态 RAM (2114) 写 时序,DIN要写入的数据,写周期,滞后时间,写恢复时间,写入时间,/WE失效前的数据维持时间,(1) 动态 RAM 基本单元电路,2. 动态 RAM ( DRAM ),读出与原存信息相反,读出时数据线有电流 为 “1”,写入与输入信息相同,写
8、入时 CS 充电 为 “1” 放电 为 “0”,T,有/无电流,三管式,单管式,三、随机存取存储器 ( RAM ),DRAM的再生或刷新,由于DRAM采用电容存储电荷的原理来寄存信息，即电容上存有足够多的电荷表示存“1”，电容上无电荷表示存“0”，而电容上的电荷一般只能维持1-2ms，因此即使电源不掉电，信息也会自动消失必须在2ms内对其所有存储单元恢复一次原状态，这个过程称为再生或刷新,(2) 动态 RAM 芯片举例,三管动态 RAM 芯片 (Intel 1103),单元,电路,读 写 控 制 电 路,1KX1位,单管动态 RAM 4116 (16K 1位) 外特性,行、列地址分开,214X
9、1位,(3) 动态 RAM 时序,行、列地址分开传送,写时序,数据 DOUT 有效,数据 DIN 有效,读时序,RAS(row address strobe，行地址选通脉冲),CAS (Column Address Strobe,列地址选通脉冲),读时序,写时序,(4) 动态 RAM 刷新（再生）,刷新的过程实质上是先将原存储信息读出，再由刷新放大器形成原信息并重新写入的再生过程图4.19中的刷新放大器、图4.21的读放大器均起刷新作用（图4.20的读出-再生放大器）定时刷新：在2ms（刷新周期、再生周期）内对DRAM的全部基本单元电路进行一次刷新集中刷新、分散刷新、异步刷新,(4) 动态 R
10、AM 刷新（续）,刷新与行地址有关,“死时间率” 为 128/4 000 100% = 3.2%,“死区” 为 0.5 s 128 = 64 s,周期序号,地址序号,t,c,0,1,2,3871,3872,0,1,t,c,t,c,t,c,t,c,3999,V,W,0,1,127,读,/,写或维持,刷新,读,/,写或维持,3872,个周期,（1936 s）,128,个周期,（64 s）,刷新时间间隔,（,2 m,s,）,刷新序号,t,c,X,t,c,Y, , ,以128 128 矩阵为例,逐行进行刷新,tC = tM + tR,无 “死区”, 分散刷新（存取周期为1 s ）,(存取周期为 0.5
11、 s + 0.5 s ),以 128 128 矩阵为例,但是存取周期长了，整个系统速度降低了,集中刷新：存取周期tc=0.5 s, 分散刷新与集中刷新相结合（异步刷新）,对于 128 128 的存储芯片（存取周期为 0.5 s ）,如将刷新安排在指令译码阶段，不会出现 “死区”,“死区” 为 0.5 s,若每隔 15.6 s =2ms/128刷新一行,每行每隔 2 ms 刷新一次,集中刷新,1936 s,64 s,读/写,刷新,分散刷新,读/写,读/写,读/写,刷新,刷新,异步刷新,2ms,128 s,1872 s,读/写,读/写,刷新,读/写,读/写,刷新,15.6 s,15.6 s,读/写
12、,读/写,15.6 sX128=2ms,三种刷新方式的比较,3. 动态 RAM 和静态 RAM 的比较,存储原理,集成度,芯片引脚,功耗,价格,速度,刷新,DRAM与SRAM的比较,DRAM(单管/三管)集成度远高于SRAM(6管) DRAM行列地址先后顺序输送(地址线少)，SRAM一次输送(地址线多) DRAM功耗比SRAM小 DRAM价格比SRAM便宜(1/8-1/16的价格) DRAM容量比SRAM大(4-8倍) DRAM的存取周期比SRAM慢(慢8-16倍) DRAM需要再生，需配置再生电路，电路复杂,四、只读存储器（ROM）,1. 掩模 ROM ( Mask ROM ) 图4.27,
13、行列选择线交叉处有 MOS 管为“1”,行列选择线交叉处无 MOS 管为“0”,2. PROM (一次性编程),新的PROM，熔丝全部未断，全“1”,图4.29,3. EPROM (多次性编程 ),(1) N型沟道浮动栅 MOS 电路,紫外线全部擦洗,新的EPROM为全“1”，写入过程是通过加正电压，使部分单元为“0”紫外线擦洗后，又变为全“1”,(2) 2716 EPROM 的逻辑图和引脚,2KX8位,编程时为高电平,2732、2764、27128、27256、27512,4. EEPROM (E2PROM多次性编程 ),电可擦写,局部擦写,全部擦写,5. Flash Memory (闪速型
14、存储器),比 EEPROM快,EPROM,价格便宜 集成度高,EEPROM,电可擦洗重写,具备 RAM 功能,2864,用 1K 4位 存储芯片组成 1K 8位 的存储器,？片,五、存储器与 CPU 的连接,1. 存储器容量的扩展,2片,(2) 字扩展（增加存储字的数量）,用 1K 8位 存储芯片组成 2K 8位 的存储器,？片,2片,(3) 字、位扩展,用 1K 4位 存储芯片组成 4K 8位 的存储器,？片,4X2=8片,2. 存储器与 CPU 的连接,(1) 地址线的连接,(2) 数据线的连接,(3) 读/写命令线的连接,(4) 片选线的连接,(5) 合理选择存储芯片,(6) 其他：时序
15、、速度、负载,例4.1例4.2例4.3,C,B,A,G1,G2A,G2B,74LS138,3-8译码器,逻辑门电路符号,非门：Y = A,与门：Y = AB,或门：Y = A+B,逻辑门电路符号（续）,与非门：Y =AB,或非门：Y = A+B,异或门：Y = AB + AB,同或门：Y = AB + AB,Y=AB = A+B相当于一个“或门”,A,B,Y,Y=A+B = AB 相当于一个“与门”,A,B,Y,六、存储器的校验,在计算机的运行过程中，由于种种原因致使数据在存储过程中可能出现差错采取的措施：在原数据基础上增加1位或几位校验码 奇偶校验码：增加1位 奇校验：原数据=10101011 校验码=0 发送的数据为10101011 0 如果接收端为奇数个1，则表示没有错误（假设只有1位出错）；如果接收端为偶数的1，则表示出错（假设只有1位出错） 奇偶校验可以发现1位错误（只能发现，不能校正）,
