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1、独 创 声 明本人郑重声明：所呈交的毕业论文(设计)，是本人在指导老师的指导下，独立进行研究工作所取得的成果，成果不存在知识产权争议。尽我所知，除文中已经注明引用的内容外，本论文（设计）不含任何其他个人或集体已经发表或撰写过的作品成果。对本文的研究做出重要贡献的个人和集体均已在文中以明确方式标明。此声明的法律后果由本人承担。作者签名: 二 年 月 日毕业论文（设计）使用授权声明本人完全了解鲁东大学关于收集、保存、使用毕业论文（设计）的规定。本人愿意按照学校要求提交论文（设计）的印刷本和电子版，同意学校保存论文（设计）的印刷本和电子版，或采用影印、数字化或其它复制手段保存论文（设计） ；同意学校
2、在不以营利为目的的前提下，建立目录检索与阅览服务系统，公布论文（设计）的部分或全部内容，允许他人依法合理使用。（保密论文在解密后遵守此规定）论文作者（签名）： 二 年 月 日毕业设计选题报告姓名 性别 女 学院 计算机科学与技术学院 年级 2004 级 学号 042210212设计题目 基于硬件描述语言 VHDL 的电子钟设计课题来源 教学 课题类别 应用研究选做本课题的原因及条件分析：数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，并且数字钟正逐渐向小型化、多功能化发展。电子设计自动化（EDA）技术发展越来越迅速，
3、利用计算机辅助设计已成为发展趋势。VHDL 语言具有强大的电路描述和建模能力，用 VHDL 开发的数字电路与开发平台以及硬件实现芯片无关，可移植性、可重用性好。VHDL 语言能够在系统级、行为级、寄存器传输级、门级等各个层次对数字电路进行描述，并可以在不同层次进行不同级别的仿真，能极大得保证设计的正确性和设计指标的实现。Quartus 设计软件提供了一个完整的、多平台的设计环境，它可以轻易满足特定设计项目的要求。指导教师意见：数字钟是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用
4、到的中小规模集成电路的作用及实用方法。通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。选题较有实用价值，同意选题。签名：年 月 日学院毕业论文（设计）领导小组意见：（公章）年 月 日毕业设计任务下达书院（系）计算机科学与技术学院 专业 信息工程 学号 042210212 姓名现将毕业设计任务下达书发给你。毕业设计任务下达书内容如下：一、毕业设计题目基于硬件描述语言 VHDL 的电子钟设计 二、主要内容对此电子钟系统进行合理的功能分析后，确定系统功能模块。系统设计采用自顶向下的设计方法，用 VHDL 进行分模块设计，完成系统的功能。 三、具体要求本次设计是应用硬件描述语言
5、VHDL 进行编程，仿真并硬件实现电子钟系统。利用开发平台 Quartus ，并在 CPLD 上实现该系统。电子钟系统包括正常计时，闹钟，定时器等模块。 四、主要参考文献1 林明权.VHDL 数字控制系统设计范例M. 北京;电子工业出版社, 20032 雷伏容.VHDL 电路设计M. 北京;清华大学出版社 ,20063 陈荣,陈华 .VHDL 芯片设计M. 北京;机械工业出版社 ,20064 杨恒,李爱国等 . FPGA/CPLD 最新实用技术指南M. 北京; 清华大学出版社, 2005五、进程安排阶段 起止日期 主 要 内 容准备开题阶段 2008.1.182008.3.3 根据选题，搜集材
6、料，学习相关理论知识设计实现阶段 2008.3.42008.5.20 完成系统整体设计及实现主模块功能说明书完成阶段 2008.5.212008.6.10 各个模块功能实现调试，撰写说明书答辩阶段 2008.6.142007.6.15 修改完善设计，准备答辩六、本毕业设计任务下达书于 2008 年 1 月 28 日发出。毕业设计应于 2008 年 6 月 10 日前完成后交指导教师，由指导教师评阅后提交毕业论文（设计）答辩委员会。七、毕业设计任务下达书一式两份，一份给学生，一份留学院存档。指导教师： 签发于 200 年 月 日分管院长： 签发于 200 年 月 日毕业设计开题报告姓名性别 女
7、学院计算机科学与技术学院年级 2004 级学号 042210212预计完成时间2008.6.10设计题目 基于硬件描述语言 VHDL 的电子钟设计课题来源 教学 课题类别 应用研究 指导教师毕业设计实施方案：第一阶段：选题 基于硬件描述语言 VHDL 的电子钟设计。第二阶段：开题 深入了解 VHDL 语言，了解复杂电子系统的设计方法，分析电子钟系统的功能；第三阶段：完成系统各个模块的设计，并进行改进，测试。第四阶段：根据设计内容撰写设计说明书。第五阶段：准备答辩。设计主要内容（提纲）：1、采用自顶向下设计方法设计电子钟，进行电子钟的顶层模块的设计和仿真验证；2、将系统划分成若干个底层子模块，并
8、进行仿真验证；3、经 EDA 开发平台 Quartus 综合成门级电路，进行门级仿真验证；4、下载到 CPLD 上，完成硬件实现。指导教师意见： 阅读了相关参考文献，掌握 VHDL 的基本使用，确定了电子钟的功能，采用自顶向下的设计方法设计电子钟系统，选取 Quartus 作为开发平台，制定了较为可行的实施方案，同意开题。签名：年 月 日学院毕业论文（设计）领导小组意见：（公章）年 月 日（签章） 年 月 日毕业设计结题报告姓名 性别 女 学院 计算机科学与技术学院 年级 2004 级 学号 042210212设计题目 基于硬件描述语言 VHDL 的电子钟设计课题来源 教学 课题类别 应用研究
9、 指导教师本课题完成情况介绍（包括研究过程、实验过程、结果分析、存在的问题及应用情况等。 ）第一阶段选题，基于自己硬件描述语言 VHDL 的了解和对硬件设计技术的兴趣，并结合自己的实际，我选择了这个设计题目。第二阶段开题，根据选题内容进行充分的学习和准备，做好前期的工作。第三阶段电子钟的设计。根据前面设计结果和掌握的技术进行系统的设计，这期间与老师多次交流，反复修改。最后完成定稿。本文重点对电子钟的各个功能模块进行分析设计仿真，并且进行了硬件实现。当然一些模块的功能较为单一，有待于日后的完善。指导教师意见：设计采用 VHDL 硬件描述语言设计了一个电子钟系统。该系统在开发软件Quartus 环
10、境中设计完成，给出了设计该数字系统的流程和方法，最后通过 CPLD实现预定功能。基本完成工作量，同意结题。签名： 年 月 日学院毕业论文（设计）领导小组意见：（公章）年 月 日（公章）年 月 日年 月 日设计成绩毕业设计成绩评定表学院：计算机科学与技术学院 学号：042210212姓 名 设计总成绩：设计题目 基于硬件描述语言 VHDL 的电子钟设计设计采用自顶向下的方法，用硬件描述语言 VHDL 完成了一个简单电子钟系统的设计，实现了正常计时、计时器、闹钟三个功能。给出了设计该数字系统的流程和方法，最后通过 CPLD 实现预定功能。较好完成任务书规定的工作量。设计说明书撰写认真，结构合理，表
11、达通顺，符合规范化要求，同意答辩。指导教师评语评定成绩： 签名： 年 月 日 评阅人评语 评定成绩： 签名： 年 月 日答辩小组评语 答辩成绩： 组长签名： 年 月 日注：1、论文（设计）总成绩=指导教师评定成绩（50%）+评阅人评定成绩（20%）+答辩成绩（30%）2、将总成绩由百分制转换为五级制，填入本表相应位置。I目 录1 引言 .12 相关知识介绍 .12.1 VHDL 介绍 .22.2 自顶向下设计方法 .32.3 Quartus 开发平台 .32.4 CPLD 简介 .43 电子钟系统设计方案 .43.1 电子钟系统设计要求 .43.2 系统设计方案概述及工作原理 .44 电子钟顶层设计 .
