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1、SPC= Statistic Process Control 统计过程管制(SPC) CP = process capacity ratio 精准度 /制程能力比 (SPC) CPK=Process Capability Index 制程综合能力指数(SPC) ORT= Ongoing Reliability Test持续可告度测试(可靠度 ) CLCA = Correct Loop Close Action 矫正循环 (矫正预防 ) GP=Green Partner、Green Product 绿色伙伴、绿色产品(RoHS) QVL = Qualify Vendor List合格供货商名单(
2、采购 ) CR = Critical 严重的 (检验 ) RPN = Risk Priority Number风险优先指数(FMEA) GR H5 t5 B如同 GR n( “ P/ N“ K3 g2，测试方法3，测试仪器4，测试人员) t“ b9 c! u: o; x v5，环境因素/ B1 E“ ?+ i# N1 - Q P/ V- ( z4 M. v) K“ 所有这些因素都会影响到每次测试的结果，测试结果的精确度只有在确保以上5 个因素的影响控制到最小程度的情况下才能保证。4 ?- Y1 R“ 有很多计算GR A. C% F* H( g* V3 y9 |%AV=(A V/TV)x100%
3、 %R G$ W, Z. b6 I1 1 A%PV=(PV/TV)x100% %R / a) A6 Z“ n1 s/ W# T/ P如果把第一次测试下来的失效器件（rejects）重测，其中有些可能会通过测试，原因在于原始的错误可能由测试设备造成的，而非器件本身。这样的失效被称为“ 非正常失效 ” （ invalid ） ，测试可信度可以通过衡量这些“ 非正常失效 ” 的数量来计算。9 d, 0 0 E e1 t“ A+ T3 r% E* Y非正常失效产生有很多原因：“ H8 z, d9 S8 |3 2 W2 J( d1，DUT 和测试头之间接触不良2，测试设备硬件问题3，不合理的硬件搭构.
4、I B8 o, # ( P! Q. v9 k2 E6 ? g8 , M$ N6 d* V- C! f3 ?1 T; _% n$ Q9 r* n很多公司试图解决这个问题，毕竟其他的问题可以在产品测试正式release之前解决：1，测试程序调试和设计2，正确设置测试限值3，使用性能优良的测试设备# |$ H U0 H3 A1 x/ 4，使用可靠的接触件5，测试环境优化等等v7 C4 X5 w- G2 T+ B9 r _$ M4 v通过计算可得：C = 1 - Y2(1-Y1) / Y1 9 R: U5 s“ . 4 N7 g8 f5 |4 c W ?! u9 w当然以上数据不一定适合所有公司和所有
5、产品，公司的测试经理应该通过计算得适合自己产品的测试原则，这是对测试专业人员提出的挑战。9 b 5 9 V J5 8 q9 S% a8 ?, T+ V* H, T A$ y- P/ a! s0 c+ E“ L* x g+ v5 N# w% ( r+ * g7 W ! s9 |3 M3 QA 测试程序是根据产品参数标准来设计的，而量测程序则是使用了更加严格的测试限值。很多测试同时有上下限值，在这种情况下，必须保证两者都是用更加严格的限值。H A+ K! N3 C+ G- r! |0 ! a9 P I/ I2 a* U2 H测试系统的不一致性原因很多，而且很难全部解决，这也是为什么在量测和QA 测
6、试之间留置限值空间的原因。, S+ s O4 7 Q* O5 H7 Z6 Z) W. E: X. q5 r* ?2 M S* K1 8 v# G8 R L; U YCPK = process capability index. 一个工序的性能可以由结果的集中度和距离标准的偏移度来衡量。对于一个结果可以由正态分布表示的工序来说，它的性能可以由CpK来表示。8 W9 m) Y7 v 4 v9 + X7 % l# M/ t* F5 P* C一个工序的CpK 指数表示该工序输出结果在上下限之间的集中度和偏移度。实际上，CpK 代表了输出结果的和平均值之间的距离和比较近的标准限值之间的比率。（也就是3
7、个 sigma）5 S9 + E8 f) # G$ n: o: t5 J如果结果的平均值更靠近下限（LSL ） ，假设标准差为Stdev,那么 Cpk = (Mean-LSL) / (3 Stdev) 。如果结果平均值更靠近上限（USL）那么Cpk = (USL-Mean) / (3 Stdev) 。理想情况就是输出值一直在分布的正中间，那么Stdev=0,CpK=无限大。4 r5 q. s6 o5 n: J* B* _当输出值离中间值越来越远，CpK 将减小。 CpK 减小代表了该工序产生结果在标准限值之外的可能性怎增大了。因此，每个CpK 的值可以表示相应的失效比率（PPM） 。3 q-
8、Z/ K+ J+ Y( 5 f* d0 V5 K下表列出CpK 和相应的PPM 值，在半导体业中，CpK 的标准值应在1.67 左右，最低不能低于1.33。; r! E Z2 M- f5 d8 O. bCpK 在半导体测试中用于描述测试工序的稳定度，它只适用于测试结果呈正态分布的情况下。CpK 衡量两个指标：1 q% X7 S( x: J8 , ; e5 ) B. m7 A/ A1，测试结果靠近中间值的距离2，测试结果分布情况b% 7 K# 2 _) 2 R: c在电气测试中，CpK 只能用于有数量读值并能构成正态分布的测试结果。一个低的CpK 暗示了3件事：1，结果的平均值远离中间值2，St
9、dev太大1 y n7 |4 W良品率就是通过电气测试的器件数量和器件总数量的比例，同常用百分比来表示。所有半导体厂商想方设法提高良品率，低良品率意味着成本的提高。良品率低的原因有很多，包括工艺问题，产品设计问题等等。 q+ p2 O3 f“ X: 8 P2 5 m( D: E. V0 i下面举例说明工艺问题导致良品率低：* E! 9 r* M0 q; R( M3 O, V9 M* T1，氧化层厚度不匀0 J) I8 m3 l2 r W: l+ o2，参杂浓度不匀，导致某些区域的电阻增大3，掩模版偏移p+ r; s! Q4 k9 s Y* A4，离子污染5，多晶硅层厚度不匀“ Z1 Z9 S-
10、 v4 _, m) d e. 设计失误也会导致低良品率，对工艺过度敏感的器件不能经受生产工程的正常参数变化。a 即使器件设计和制造工艺没有问题，某些产品批次也会遇到低良品率，这有可能是由于硅片的“ 点坏区 ” 造成的。因为在硅片生产过程中，很容易受到灰尘的污染，硅片的某个区域就不能正常工作。8 a4 v |! n. X4 t * 5 K“ E另一个简单的数学模型假设失效晶元是不均匀的分布，此时良品率Y= 0 e ( -AD) f(D) dD，其中 f(D) 为失效密度分布函数。假设有一个三角形的失效密度分布函数如下图1 所示，那么Y = (1-e(-AD)/(AD)2，此时模型被称为墨菲模型。
11、如果失效密度分布函数为长方形的（图 2）那么 Y = (1-e(-2AD)/(2AD)，许多实验数据都和此模型吻合。# k 8 y# _另一个数学模型称为指数良品率模型，它假设极高的失效密度只会集中在某个小区域内。因此它很适用于高失效密度集中的情况下，Y=1/(1+AD) 。6 E* v9 d. U2 A! : ! N- s R t0 R6 L, E4 p( / Q% 7 v/ c$ d$ t: rk4 f( A, i# / I0 P/ 6 晶圆测试和老化(Waferlevel Test and burn-in) 晶圆测试和老化（简称WLTBI ）指对半导体器件在未包装之前进行电气测试和老化。
12、老化是指通过加压加热对半导体器件进行老化从而分辨可靠性较差的器件。WLTBI 通常要使用晶圆探针台以连接晶圆上细小的引脚，而探针台也提供了测试和老化所需要的温度。WLTBI 不仅可以提供早期测试，也适用于1，裸片器件（ KGD ， know good die）2，晶元级封装器件; o! R“ p) e+ K! R, E最理想的情况就是所有的测试都能在晶圆级完成，这样就不需要最终测试，可以节省大量成本。不过，目前的WLTBI 只不过是传统晶圆制造的后端延伸。9 M/ r) y5 S( c2 WLTBI基本的原理和普通的半导体器件终测没什么区别，都是通过对DUT 加激励并观察其输出功能来判别器件的
13、好坏，区别在于如何对器件进行激励。在终测时，电流和电压是通过ATE 连接器件引脚而进入器件内部。在老化时，器件被放置于烤箱中并由老化板提供所需的电压电流。! * q* I* e: z+ L z: X而在 WLTBI 中，电流和电压是通过器件接触脚直接输入到电路内部。* . . b ?% t9 j2 J( U% S; # E) K! 6 _0 V$ w$ B; “ J* c* - R9 f5 s8 U* d: 来自 WLTBI 的挑战之一是如何取得可靠的探针和引脚接触。如果在测试和老化过程中出现不良的接触则会引起很多问题：低良品率，老化不彻底，电压过载（EOS）等。7 Boundary-Scan
14、 测试/ JTAG 标准Q; E( e$ F# _; uBoundary-Scan 测试， 也就是 JTAG 标准指的是IEEE 1149.1 号规范。这个规范规定了一系列的设计规范，用于定义半导体器件在器件级，电路级和系统级的测试，编程和调试。JTAG 是 “Joint Test Action Group”的缩写，该组织联合也为世界上大部分电子厂商所支持。在过去的20年发展而来的眼花缭乱的半导体表面贴装技术（SMT ）形成了复杂而高密度的电路板，对电路板上的元件进行调试变得非常困难，主要原因是由于缺乏对每个元件的单独访问的可能性。; R! H7 I Y7 I8 L( ; I1 x2，提高器件
15、的密度/ Z# i) n ?1 + 3 P在正常工作状态下，Boundary Cell 没有什么作用。在测试模式下，这些Cell 将被激活并捕捉在每个输入输出脚的信号流，绕过正常模式下的输入输出脚。Boundary Cells 基本上是由Multiplexer 和移位寄存器构成。 % 0 M“ J e3 |+ q- h- I8 C( M6 f, i9 M% C1 T) K V5 Q“ TAP 只是一个简单的接触口，它的标准由IEEE1449.1 所定义：至少由4 或 5 个脚组成，这些引脚被用于实现JTAG 串行协议：1，TCK ：时钟信号，用于同步内部TAP 控制和 State Machin
16、e 工作状态) j“ ( r: X8 a% N3 2，TMS：模式选择，在时钟上升沿触发并决定State Machine 的下一个状态/ _2 J4 m4 F- f0 |( T$ H3，TDI：数据输入5 V* |# v7 M6 3 T0 |4，TDO：数据输出5，TRST： （可选）异步重置/ w+ _ R# q) i( i/ Y# T! rJTAG 标准器件的Boundary Scan Logic 的属性和容量是由一个外部文件定义的，名叫 “Boundary -Scan Description Language”（ BSDL ） 。 BSDL文件由器件生产商提供，通过它来提供该器件进行Boundary Scan 所需的算法机制。5 X/ p! w1 I: ; N$ Y3 T在用 Boundary Scan 对器件测试时，必须遵循下面步
